[发明专利]用于离散时间取样系统的滤波器的方法和装置无效
申请号: | 98115153.1 | 申请日: | 1998-05-29 |
公开(公告)号: | CN1208298A | 公开(公告)日: | 1999-02-17 |
发明(设计)人: | K·J·斯特芬;A·古普塔;J·克罗姆维尔 | 申请(专利权)人: | 康姆奎斯特技术有限公司 |
主分类号: | H04L27/148 | 分类号: | H04L27/148 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 李亚非,陈景峻 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 离散 时间 取样 系统 滤波器 方法 装置 | ||
本发明涉及数字通信领域。
在数字通信系统中,解调器的功能是从一个已调模拟波形中提取数字信息。过去,使用模拟信号处理技术(混频、滤波、锁相环等)完成解调功能。随着高速数字技术的发展,现在有可能使用离散时间或数字信处理(DSP)技术执行许多的解调功能。而模拟解调器对要解调的特定信号的指定特性必须是特制的,数字解调器在再编程方面允许更大的灵活性以便满足具有不同调制类型、信道特性、数据速率等各种系统的要求。
在数字解调系统中,处理典型地从以FS取样/秒的速率取样模拟波形和利用A/D(模拟-数字)变换器数字化其幅度开始。然后通过各种数学操作处理数字化的样值以便提取要求的信息比特。处理操作通常包括某类滤波以便补偿信道条件或调制技术的效果,以及补偿由取样处理本身引入的产物。因为在接收机处不知道精确的定时,常常有必要从接收信号中恢复信息比特的定时(码元速率)。这意味着码元速率可以不必与取样速率相关。此外,码元速率在时间上可以不是恒定的;由于在发送机和接收机时基上的不完善或者在发送机和接收机之间的相对运动,码元速率可以有些变化。
根据奈奎斯特标准,取样速率必须在少两倍于希望的信号的最高频率分量。在数字系统中,取样速率必须至少等于码元速率,或者更好地执行取样速率大于码元速率。典型地,在当前实际中,取样速率被选择为码元速率的整倍数N,使得通过仅保留每第N个样值并抛弃所有其它样值容易地降低或抽取(decimate)该取样速率。如果希望码元速率的一个范围,则必须有电路产生相应取样时钟的一个范围。由于通常不知道接收码元的精确定时,则取样时钟电路也必须能够按时间转换以便调整取样瞬间到最佳点。
抽样处理也要求选择希望物信号成分的一个滤波器。在抽样之前总能够进行滤波,但这要求以更高取样速率执行非常大量的计算。有一些众所周知的方法,其中在滤波之前(预抽样)能够进行N中取一操作使得能够以较低的抽样速率执行仅涉及每第N个取样的较少计算。为了取得最大的计算效率,必须遵守一些限制,主要是可设计这样一个滤波器,它只对一个特定抽样率工作,并不提供调节取样瞬间。
Floyd M.Gardner的“在数字调制解调器中的插入-I部分:基础部分”(Floyd M.Gardner.IEEE通信会刊,1993年第41卷第3期)描述了预抽样方法的细节,其中使用数字控制器振荡器(NCO)选择哪些样值进行处理和产生或查寻适当的系数。对基本方法的这种修改允许非整数抽样率和允许明显取样瞬间的时间转换,同时保持预抽样的计算效率。但由于样值被预抽样,所以滤波器必须设计为特定抽样率。如果希望选择不同的比率,则对每个比率必须提供不同组的系数。滤波器的抽头或长度也需要改变,以便在抽样比率范围内保持性能要求。
本发明提出在数字解调器中滤波和定时恢复的组合操作。特别是,本发明提出以下的操作:
1.用于均衡或波形整形的匹配滤波;
2.用于内插/抽样的(sinex)/x滤波;
3.再取样以便从输入取样速率Fs转换到较低的、不必相等的输出速率Fo:
4.码元时间同步。
本发明的可变速率下降取样滤波器允许取样速率的连续范围,从而以固定速率从输入样值中导出。输出速率不必以任何整数或比率方式与该固定的输入速率相关,而事实上,该输出速率可随时间变化如当利用不同的时基跟踪从站中接收的信号时将出现的一样。在A/D转换器的固定取样速率极大地简化模拟前端的设计。能够设计一个抗混淆滤波器并精确地匹配该固定取样速率。使用频率调制的数字控制振荡器(NCO),该下降取样滤波器保持完整的频率合成和在数字域中的时间跟踪环路。一个模拟时间跟踪环不需要在A/D变换器调节取样瞬间。一个模拟频率合成器也不需要产生可变取样速率。通过消除混合模拟数字控制环路的复杂性,系统设计和性能分析同样被简化了。
对于抽样处理,有众所周知的涉及滤波之前样值预抽样的方法,这些方法具有减少产生特定量的抽样的样值所必须的计算量的效果。但是这些方法限制该抽样比率为一个固定值,因为滤波器特性必须设计为这个比率。本发明不进行预抽样,所以它不限制为固定比率,但因为这样,在计算工作上它就比预抽样方法低效。然而,本发明的较好实施例在适于小型的和在VLSI中有效实施的并行处理结构中分配了额外计算负担,这是以这样的方式即电路的物理复杂性比采用预抽样方式电路的复杂性没有太多的不同。
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