[发明专利]乘法电路

说明书

本发明涉及一个用于将二进制数字相乘的电路，具体地是涉及一个电路，它执行将一个m比特的二进制被乘数与一个n比特的二进制乘数相乘的乘法运算，然后，作为最后的运算结果，在该乘法运算结果中，求出高位p比特(p＜m+n)。

图6展示了一个已知的乘法电路的一般结构。从此图可清楚地看到，一个二进制乘法电路通常包括一个部分乘积加法电路101和一个最后阶段加法电路102。部分乘积加法电路101将自被乘数A和乘数B的值得出的若干部分乘积相加，该电路通过一个进位存储系统或一个Wallace树系统来执行该加法运算。在此所用的术语部分乘积是指通过将被乘数A的比特与乘数B的比特相乘而得到的结果。

最后阶段加法电路102将自部分乘积加法电路101得到的结果输入，然后输出一个最后乘法运算结果A×B。最后阶段加法电路102包括一个进位前瞻加法器或一个进位选择加法器。

当输入数据的被乘数A有m比特位宽，而乘数B有n比特位宽时，由乘法运算结果得到的输出数据比特位宽就是m+n，即，被乘数A及乘数B各自比特位宽的和。例如，在8比特×8比特的乘法运算中，输出数据的比特位宽就是16比特。在这种情况下，最后阶段加法电路102必须包括一个与输出数据比特位宽相应的加法器。

在任何如图形处理之类的特殊乘法运算中，可能有不确切需要乘法运算的全部比特的情况。例如，在8比特×8比特的乘法运算中，会有只需要16比特乘法运算结果的高位8比特的情况。因此，在现有技术中都是由如图6所示的一个标准乘法电路来执行该类特殊运算，并且只求出自最后阶段加法电路102输出的乘法运算结果的高位p比特(p＜m+n)来利用，如图7所示。

将m比特的被乘数A与n比特的乘数B相乘的结果就是有m+n位宽的输出数据。当所需最后运算结果的数据为高位p比特，并不确切需要将最后阶段加法电路102中部分乘积的全部比特相加。然而，普通的乘法电路都是要将部分乘积的全部比特相加，因此与不需要相加的任何比特有关的电路的元件都是多余的，而且运算速度还因此而降低了。

本发明的目的是提供一个乘法电路，它能减少其中所需元件的数目，从而实现高速运算。

根据本发明的一个方面，一个乘法电路，它包含一个部分乘积加法电路和一个最后阶段加法电路，用于求出通过m比特的二进制被乘数与n比特的二进制乘数相乘得出的乘法运算结果的高位p比特(p＜m+n)，作为其运算结果，其中部分乘积加法电路和最后阶段加法电路中的至少一个包含一个和产生电路及一个进位产生电路，该和产生电路执行与高位p比特乘法运算结果直接有关的比特加法运算，该进位产生电路只产生与低位q比特(q=m+n-p)有关的进位。

得到具有m+n比特位宽的数据，作为在上述配置加法电路中将m比特被乘数A与n比特乘数相乘的结果。然而，当只需要高位p比特时，并不确切需要将部分乘积的全部比特相加。因此，仅仅将高位p比特相加，而对低位q比特(q=m+n-p)只产生一个进位，然后将低位q比特的进位加到高位p比特，再执行乘法运算。最后，对低位比特的部分乘积而言，只需要进位信号而已，从而最后阶段加法运算减少了所需元件，相应提高了运算速度。

从参照附图所做的以下说明中，将清楚地展现本发明的上述特点和优点。

图1为本发明一个实施例的方框图；

图2A和2B为概念图，分别代表一个4比特×4比特的乘法运算；

图3为一个方框图，展示了根据现有技术的一个普通乘法电路的一个配置例子；

图4为一个方框图，展示了根据实施例的一个乘法电路的一个配置例子；

图5A、5B和5C为方框图，分别展示了一个半加法器、一个全加法器和一个进位产生器的配置例子；

图6为一个方框图，展示了一个加法电路的一般配置；及

图7为一个方框图，展示了一个用于执行特殊运算的加法电路的配置。

以下将参照附图所对本发明的一个最佳实施例做详细的说明。图1为本发明一个实施例的方框图。

由该实施例所代表的一个乘法电路从输入数据的m比特二进制被乘数A与n比特二进制乘数相乘的运算中，求出m+n比特输出数据的高位p比特(p＜m+n)，作为最后乘法运算结果。此基本电路配置包括一个部分乘积加法电路10和一个最后阶段加法电路20，部分乘积加法电路10由一个和产生电路11及一个进位产生电路12组成，同样，最后阶段加法电路20也是由一个和产生电路21及一个进位产生电路22组成。