[发明专利]双冠状电容器的制造方法

说明书

本发明涉及一种动态随机存取存储器(Dynamic Random Access Memory,DRAM)电容器的制造方法，特别是涉及一种DRAM双冠状电容器(DoubleCrown Capacitor)的制造方法。

目前有缩小存储单元的尺寸大小，以增加集成度(Integration)和DRAM晶片的存储电容量(Capacity)的趋势。当DRAM的尺寸减小时，DRAM电容器的电容量会相对地降低。

典型的DRAM存储单元包括存储电容器(Storage Capacitor)和存取晶体管(Access Transistor)。随着超大规模集成电路(ULSI)DRAM元件的来临，元件的尺寸已愈来愈小，对单一存储单元而言，可用的面积已变得非常小。这样会造成电容器面积的缩减，进而导致电容量的减少。

对非常小的存储单元而言，现有技术的平板电容器(Planar Capacitor)难于可靠地使用。尤其是当电容器的尺寸减小后，电容器的电容量也会减小。这样导致电容器非常容易受α粒子辐射的影响。此外，当电容量降低，由存储电容器所存储的电荷必须增加再补充(Refresh)的频率。即使使用特殊的介电膜层(Dielectric Film)作为电容器的绝缘层，简单的堆叠型电容器(StackedCapacitor)仍不能提供足够的电容量。

现有技术中已尝试一些方法来解决上述问题。例如，使用沟槽型电容器(Trench-shape Capacitor)来增加电容器的面积。降低电容器的介电膜层厚度能增加电容器的电容量，但这种方法受限于产量(Yield)和可靠性(Reliability)的问题。

最近几年在电容器的结构上，已使用半球型多晶硅晶粒(Hemispherical-grain Polysilicon；HSG Polysilicon)结构的电容器和反冠状(Reverse-crown)结构的电容器。半球型多晶硅晶粒会增加电容器底部电极(Bottom Plate)的表面积，并因此而使电容量增加。增加堆叠单元(Stack Cell)的高度，可以增加堆叠型电容器的电容量。然而，因为堆叠单元的高度高于周边电路(PeripheralCircuit)区，这将造成单元平坦化(Cell Planarization)和金属连线到集成电路的困难。

当DRAM的尺寸接近深次微米(Deep-submicron)时，则需要新的方法来制造高电容量小尺寸的电容器。

因此本发明提供一种双冠状电容器的制造方法。此方法包括下列步骤：在基底上形成第一介电层，并将之进行构图和蚀刻，以形成接触窗开口；接着在其上形成第一导电层，并填入接触窗开口；在第一导电层上形成第二介电层，并将第二介电层和第一导电层进行构图和蚀刻，以在接触窗开口上形成有空的中间区域位于接触窗开口上的中间结构；之后在中间结构上形成第二导电层，并将之进行构图和蚀刻，以在中间结构的侧壁形成间隙壁，并移除至少部分第二导电层和移除第二介电层；接着在第一导电层和第二导电层上方依次沉积第三介电层和第三导电层。

为使本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：

图1至图8是绘示根据本发明的优选实施例的一种电容器的形成步骤的半导体基底的剖面图；以及

图9是显示图4的中间结构的顶视图。

首先请参照图1，本实施例以<100>晶向(Crystallographic Orientation)的单晶的p型基底100为例。使用传统的方法制造厚场氧化(Field Oxide，FOX)区102，以作为隔离(Isolation)之用。一般而言，场氧化区102的制造，系经由光刻(Photolithography)和干蚀刻(Dry Etching)步骤来蚀刻氮化硅(SiN)/氧化硅组合层。当光致抗蚀剂(Photoresist)被移除和湿式清洗(Wet Clean)后，在含氧的环境下进行热氧化(Thermal Oxidation)，以形成场氧化区102，其厚度约为3,000至8,000埃。