[发明专利]存储单元数据内容计值的电路装置

说明书

本发明涉及一个集成半导体存储器存储单元数据内容计值的电路装置，其存储单元沿位线和字线排列。

在DRAM的开发和运行中的一个主要问题在于由存储单元回收信息。一方面这些信息在一个单元中是通过非常小的电容表示的，另一方面此电容往往还会通过各种影响而减小。这些小的电荷量应有效地加以放大以回收到正确的信息。

在图3中阐述了业已公开的一个这种类型的电路装置，图中示出了一个DRAM半导体存储单元阵列的局部。所示出的是分别由真实的位线半部BT0，BT1，BT2和BT3构成的4个位线对BL0，BL1，BL2，BL3以及补码位线半部BC0，BC1，BC2，BC3。每一个存储单元CZ0，CZ1，CZ2，CZ3均具有一个单元电容CK0，CK1，CK2，CK3，它们分别与一个选择晶体管CT0，CT1，CT2，CT3连接。电荷通过这些选择晶体管进入或导出。这里，每一个单元电容借助于一个选择晶体管通过其漏接线端或源接线端连接在相应的位线半部上，并且通过其栅接线端连接在一个字线上。每一个选择晶体管CT通过一个相应的字线WL0，WL1，…WL255接通或切断，其中，一个字线总是相当于一个位线半部。

属于一个位线对的各有一个P-沟道读出放大器pSV和一个n-沟道读出放大器nSV，它们用于这样放大在相应的字线WL激活后被接通到相应的位线半部的单元信号，即可以单值的区别1(EINS)和0(NULL)。来自或进入单元的信息流经位线，在此位线上还连接着选择晶体管，在写入时不存在什么问题，因为这里电荷通过电源总是最大限度地提供给单元。在读出时此单元接通在位线上。这样正好在此位线上将改变电荷的比例关系。现在通过读出放大器pSV和nSV的激活将这样放大电荷变化，即可以识别1或0。随着字线的激活此字线的所有单元将接通在所属的位线上。这样，位线上的电压将受到由单元流向位线的电荷的影响。对位线电压的影响按照单元对位线的电容比(约为1∶5)是很小的。在所有的位线之间均有寄生BL-BL-电容BK0，BK1，BK2，BK3，BK4，BK5，BK6，BK7。

读出过程的细节如下所述，在预充电时，这些位线均预充电至特定的电压，例如预充电至VDD＝3.6V。然后在读出时有一个字线被激活接通，例如字线WL0。假定在单元CZ0，CZ1，CZ2和CZ3中各为0，0的标准电压例如为1.2V。1的标准电压为3.6V，参考单元RFZ的标准电压约为2.6V。现在作如下假定，即单元CZ2是一个弱单元，例如是由于漏电流过大而引起的，并且因此而具有2.2V的0电压(在另一个假定中，例如单元CZ2的电容略小于单元电容的平均值，这样一个假定有可能导至相似的结果)。图4示出了一个标准0(1.2V)计值的模拟。而图5示出了单元CZ2弱0(2.2V)计值(读出)的模拟。所示出的分别为以V为单位的电压随时间变化的曲线(任意单位)，曲线A示出开始计值时信号SETN的电压变化。曲线B示出位线BT0，BT1，BT3的电压变化，这些位线与一个单元连接，在此单元中已存储着标准0(1.2V)，曲线C示出位线BC0，BC1，BC3的电压变化，这些位线与参考单元RFZ0，RFZ1，RFZ3(2.6V)连接。在图5中曲线D表示与单元CZ2连接的位线BT2的电压变化，在此单元中存储着弱0(2.2V)。由图5的模拟中可以看出单元CZ2的弱0的计值是错误的，因为位线BT2在计值为3.6V时呈增长趋势，尽管参考单元RFZ2的电压约大0.4V(2.6V)，此错误的计值来源于寄生BL-BL-电容BK。根据图5，位线BT3在一定程度上在计值期间越过寄生BL-BL-电容BK5而延伸至位线BC2，这样，在位线BC2上耦合了一个负电压，通过此电压使BC2上的电压降至BT2的电压以下，这样，最后导至错误的计值。

在到目前为止的许多设计中，允许在单元信号(读出)计值时在相邻位线上由于电容耦合而产生的干扰。但是这些设计要求一个较大的单元电容。其它的设计采用了所谓弯曲的位线，但这种弯曲位线需要昂贵的芯片面积。

因此，本发明的任务在于改进这种类型的电路装置，以便对较弱的存储单元也能进行可靠的计值，而不必加大单元电容或者不必采用需要附加芯片面积的特别配置的位线。