[发明专利]时钟延迟电路和使用其的振荡电路、相位同步电路

权利要求书

1．一种时钟延迟电路，具有：多个延迟元件，把所输入的同一时钟信号进行不同延迟时间的延迟，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个并输出，其特征在于，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值。

2．一种振荡电路，其特征在于，包括：

延迟环路，是自己输出的时钟信号被反馈的延迟环路，具有：多个延迟元件，根据所反馈的上述时钟信号来使信号或所反馈的上述时钟信号延迟不同的延迟时间，分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个并输出，还具有时钟延迟电路，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值；

相位比较电路，根据上述延迟环路的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；

延迟量切换电路，根据来自上述相位比较电路的相位差信号将其选择切换到上述时钟延迟电路的上述选择器以便于减少上述相位差。

3．根据权利要求2所述的振荡电路，其特征在于，上述延迟环路进一步具有数字延迟线，是具有与上述时钟延迟电路串联连接并且相互串联连接的多个延迟元件的数字延迟线，根据在其延迟环路中所反馈的上述时钟信号来使信号、所反馈的上述时钟信号或者由上述时钟延迟电路所延迟的时钟信号延迟可变的延迟时间，由此，在上述延迟环路中所反馈的上述时钟信号至少被延迟由上述数字延迟线和上述时钟延迟电路所产生的延迟时间，上述延迟量切换电路可以根据来自上述相位比较电路的相位差信号进一步设定由上述数字延迟线所产生的可变延迟时间以便于使上述相位差减少。

4．根据权利要求3所述的振荡电路，其特征在于，上述数字延迟线的上述多个延迟元件和上述时钟延迟电路的上述多个延迟元件由同一半导体工艺所形成．

5．根据权利要求3所述的振荡电路，其特征在于，由上述时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最大和最小的时间差为上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数以下。

6．根据权利要求5所述的振荡电路，其特征在于，上述时钟延迟电路进一步具有：极限延迟元件，把与输入上述多个延迟元件中的相同的信号延迟这样的延迟时间：该延迟时间等于或小于上述数字延迟线的可变延迟时间的最小变化幅度即延迟步数与由上述时钟延迟电路的上述多个延迟元件所提供的多个延迟时间中的最小的之和；一种装置，从上述选择器的输出和上述极限延迟元件的输出中选择超前输出的一方并输出。

7．根据权利要求6所述的振荡电路，其特征在于，上述延迟量切换电路具有计数器，应将其选择切换到上述时钟延迟电路的上述选择器并且设定由上述数字延迟线所提供的可变延迟时间，根据来自上述相位比较电路的相位差信号来增减计数，根据上述计数器的下位比特值来使延迟时钟信号的选择切换到上述选择器，根据上述计数器的剩余的上位比特值来设定上述数字延迟线的可变延迟时间。

8．根据权利要求7所述的振荡电路，其特征在于，上述选择器选择来自与上述计数器的上述下位比特值相对应的上述多个延迟元件之一的延迟时钟信号，上述数字延迟线使用与上述计数器的上述上位比特值相对应的数量的延迟元件来对所输入的时钟信号进行延迟。

9．一种相位同步电路，其特征在于，包括：延迟装置，它具有：多个延迟元件，把所输入的同一时钟信号延迟不同的延迟时间并分别输出延迟时钟信号；选择器，从来自该多个延迟元件的多个延迟时钟信号中选择任一个并输出，还具有时钟延迟电路，把上述多个延迟时间设定为：使与时间相关的连续的任意两个延迟时钟信号之间的时间差短于由上述多个延迟元件所提供的多个延迟时间的最小值；

相位比较电路，根据上述延迟装置的输出或者上述延迟装置的输出来比较信号的相位和所施加的基准时钟信号的相位，输出表示这些信号之间的相位差的相位差信号；

延迟量切换电路，根据来自上述相位比较电路的相位差信号将该选择切换到上述时钟延迟电路的上述选择器以便于减少上述相位差。