[发明专利]能够在更高速度下工作的发射级耦合逻辑电路

说明书

本发明涉及发射级耦合逻辑电路(以下称为ECL)，更具体地说，涉及对ECL电路的改进，使其能够在更高速度下工作。

就工作速度而言，一般的ECL电路的性能取决于构成ECL电路的晶体管的开关响应以及输出电阻和与输出电阻相连的负载的总电容之间的时间常数。总电容是与输出电阻相连的负载电容和与引线和电阻有关的寄生电容的总和。为了提高ECL电路的工作速度，需要通过缩小晶体管的尺寸来提高其开关速度，最优化电流和增益值，以便减小输出负载的电阻值，以及进行整体设计时考虑减小寄生电容的问题。

晶体管的开关速度主要受以下因素影响：晶体管的开关响应时间，基极响应时间，和集电极响应时间。在常规的ECL电路中，晶体管的开关响应时间和基极响应时间是可以缩短的，但是缩短集电极响应时间却很困难。

因此，本发明的一个目的是通过不仅缩短基极响应时间，而且还缩短集电极响应时间，来提供一种能够在更高速度下工作的ECL电路。

本发明的另一个目的是提供这样一种ECL电路，该电路的输出幅度被提高到实际上可以做到而不会产生任何问题的一个幅度，且不会降低电路增益。

根据本发明的一个方面，提供了一种发射级耦合逻辑(ECL)电路，包括：差分双极型晶体管，每个晶体管都具有基极，差分双极型晶体管的基极接收互不相同的输入信号；分别与差分双极型晶体管的集电极相连的负载晶体管；以及分别与负载晶体管的基极和电源相连的电阻。

根据本发明的另一方面，提供了一种发射级耦合逻辑(ECL)电路，包括：差分双极型晶体管电路，该电路包括第一晶体管，其基极用来接收第一输入信号和集电极产生输出信号，以及包括第二晶体管，其基极施加一个基准电压；第三晶体管，其发射级和集电极共同与第一晶体管的发射级和集电极相连，基极用来接收第二输入信号；分别与第一和第二晶体管的集电极相连的负载晶体管；以及分别与负载晶体管的基极和电源相连的电阻。

图1是表示常规的电阻负载型的发射级耦合(ECL)逻辑或电路；

图2是表示具有级联结构的常规的ECL或电路；

图3是表示本发明的第一实施例的ECL电路；以及

图4是表示本发明的第二实施例的ECL电路。

为了便于理解本发明，先参照图1描述常规的ECL电路。在图1中，或电路10由常规的ECL电路构成。后级20与或电路10相连。或电路10包括输入晶体管Q1和Q2。输入晶体管Q1和Q2的基极分别与输入端In1和In2相连。ECL电路10还包括附加输入晶体管Q3，其基极与附加输入端In3相连。晶体管Q1、Q2和Q3的发射级与公共恒流源CIS1相连。这样，由输入晶体管Q1和Q2和附加输入晶体管Q3形成了一个差分放大器。输入晶体管Q1和Q2的集电极与作为输出负载的负载电阻R1相连，而附加输入晶体管Q3的集电极作为输出负载的负载电阻R2相连。输入晶体管Q1和Q2还与反相输出端/Out1(/表示反相)相连，而附加输入晶体管Q3的集电极还与输出端Out1相连。电容C1和C2表示地GND和将输出端Out1、反相输出端/Out1与后级20的电路输入相连的导线之间的寄生电容。

在或电路10中，当基准电势施加到附加输入端In3和处于ECL电平的输入信号施加到输入端In1和In2时，输入信号的逻辑加(或)提供给输出端Out1和反相输出端/Out1。

图1的或电路10和一般的ECL电路的工作速度取决于构成ECL电路的晶体管的开关响应，以及输出电阻和与输出电阻相连的负载的总电容之间的时间常数。总电容是与输出电阻相连的负载电容和与引线和电阻有关的寄生电容的总和。为了提高ECL电路的工作速度，需要通过缩小晶体管的尺寸来提高其开关速度，最优化电流和增益值，以便减小输出负载的电阻值，以及进行整体设计时考虑减小寄生电容的问题。

下面说明影响ECL电路的开关速度的因素。具体地说，这些因素包括：

1)形成ECL电路的晶体管的开关响应时间

开关响应时间可以表示为前跳变时间τf。前跳变时间τf可通过减小器件的尺寸来缩短。

2)基极响应时间(镜像响应时间)

基极响应时间可以表示为GO×rbb×Cjc，其中GO是电路增益，rbb是基极电阻的电阻值，Cjc是基极集电极结电容的电容值。值rbb和Cjc可通过减小器件的尺寸来减小。然而，电路增益GO是恒定的，这由电路结构确定。因此，需要减小电路增益GO来缩短基极响应时间。

3)集电极响应时间(电阻负载响应时间)