[发明专利]一种半导体器件及其生产方法

说明书

本发明涉及一种快速电可擦可编程只读存储(EEPROM)单元结构以及其生产方法，特别是涉及一种用于存储单元结构的无“鸟喙”隔离技术。    

在不易失的半导体存储器件〔如可擦可编程只读存储器(EEROM)、电可擦可编程只读存储器(EEPROM)以及快速电可擦可编程只读存储器(flash EEPROM)〕的发展中，当前的目标是在一块实用尺寸的单晶硅集成电路芯片上集成一个由大量独立存储单元组成的阵列。这就需要一种无缺陷隔离技术使相邻的存储元件(存储单元)及周边控制电路元件之间物理隔离和电隔离。目前可以用电绝缘层来实现这一目的。

有源元件(存储元件和周边电路元件)所在的硅衬底区域称为“有源元件区”，而由电绝缘层所在的硅衬底区域称为“相邻元件隔离区”。生长于该隔离区中的电绝缘层称为“相邻元件隔离绝缘层”。目前，一般用LOCOS(硅的局部氧化)技术在半导体(硅)衬底的每个隔离区上生长出电绝缘层。具体来说，在衬底上生产厚度约为50nm的氧化硅层与厚度为100nm-400nm的氮化硅层以形成夹层结构。用光刻和干法蚀刻技术把延伸到隔离区上方的部分氮化硅除去，在除去部分氮化硅层之后，用热氧化法生长的一层氧化层作为隔离绝缘层。

用LOCOS技术会出现限制单元阵列结构按比例缩小的“鸟喙”问题。

在美国专利US-A5,595,924(由Yuan等人于1997年1月21日公布)中介绍了一种能使每个单独单元尺寸缩小并形成单元阵列结构的技术，从而增加了在单位面积的硅衬底上的单元数目。该技术采用三个步骤。第一步，用CVD(化学气相淀积)工艺在硅氧化膜上淀积一层氧化硅层。第二步，用光刻或干法蚀刻技术把延伸到有源区上的部分氧化硅层除去。第三步，在每个在氧化硅的蚀刻过程中被蚀开的开孔侧壁上形成氧化硅衬垫。

图5A-5E用于说明上述专利所公开的技术的工艺过程。在图5A中，用CVD工艺在硅衬底500上沉积上氧化硅层501。在图5B中，用光刻技术在每个隔离区上形成光刻胶502。在图5C中，用于法蚀刻技术，以光刻胶502为掩膜，把有源元件区域上方的氧化层蚀去。接着，把光刻胶502除去。根据图5C所示，蚀刻后的氧化层501的边缘的侧面轮廓基本上与衬底垂直。在图5D中，用低压CVD工艺在被蚀刻的氧化层501的整个表面和硅衬底的暴露区域上淀积上氧化层503。在图5E中，用各向异性蚀刻技术蚀去部分氧化层503，只留下形成于已蚀刻氧化层501的每个开孔侧壁的部分氧化层503作为衬垫504。

图5D-5E中所示的工艺步骤可以合并为一个用各向异性蚀刻法蚀刻氧化层501的步骤，这样，如图6C所示被蚀后的氧化层501边缘的侧面轮廓601略有倾斜。图6A和6B分别对应于图5A和5B。

美国专利US-A5,343,063(由Yuan等人于1994年8月30日公开)中公开了一种PROM、EPROM或EEPROM单元的存储阵列(该专利似乎与于1992年11月27日公开的日本专利JP-A4-340767相对应)。其中每个单元形成于淀积在硅衬底上的厚氧化层的沟道中，使每个单元的相互电容耦合的浮置栅极与控制栅极主要相对区域垂直于衬底。由于减少每个单元在衬底上所占的面积，而不必降低电容耦合的数量或质量，从而可以提高阵列的密度。

图7为根据本发明的快速EEPROM的平面图，图8为图7中沿8-8线的剖面图。

每个存储单元中以内嵌的扩散层(BN⁺)作为位线，并采用浮置栅极、控制栅极和擦除栅极组成层状结构。在图7和8中，附图标记700表示P型硅衬底、附图标记701表示形成于隔离区的氧化硅层。附图标记702表示有源区域。附图标记703表示辅助位线。附图标记704表示浮置栅极。附图标记705表示作为字线的控制栅极。附图标记706表示擦除栅极。附图标记707表示形成于硅衬底500上的第一栅绝缘层。附图标记708表示位于相邻的浮置栅极704与控制栅极705之间的第二栅绝缘层。附图标记709表示位于浮置栅极704和擦除栅极706之间的第三栅绝缘层。附图标记710表示电隔离控制栅极705和擦除栅极706的绝缘层。附图标记711表示在外围电路区域的晶体管的栅极。附图标记712表示层间绝缘层。附图标记713表示存储单元的主位线。附图标记714表示接头。