[发明专利]具有分层列选择线结构的空间有效的半导体存储器

说明书

本发明一般涉及诸如动态随机存取存储器(DRAM)之类的半导体存储，特别是，本发明涉及具有用于列选择线和数据线的分层结构的多存储单元阵列半导体存储器。

现代的高密度DRAM典型地使用在该芯片上的几个存储器子阵列，这里每一个子阵列都与用来放大在各个单元中所存储的信号的一读出放大器组有关。目前，大多数但不是全部的市场上买得到的DRAM不能够在交叠的时间间隔内向在该芯片中的一公共单元的不同子阵列执行写操作和从在该芯片中的一公共单元的不同阵列执行读操作。为了提高向该芯片存储信息和从该芯片取回信息的总的速度，这种能力是所期望的。

图1是一种常规的多个子阵列DRAM结构的简单框图和布图。DRAM10使用了一个与二个存储单元子阵列MAa和MAb相连接的列译码器9。虽然为了说明清晰起见仅示出了二个子阵列，但实际的技术状况是DRAM可使用四个或更多的子阵列。一个子阵列与一个读出放大器组相关联。输入地址被加到一地址缓冲器8，地址缓冲器8将每一个地址分离为列地址和行地址，将列地址提供给列译码器9和将行地址提供给行译码器7。根据该列地址，即一个8位地址，列译码器9启动N条列选择线CSL₁-CSL_N中的一条，每条列选择线都相应于子阵列MAa和MAb的一公共列。每一条列选择线，例如CSL₁被提供给一对FET位线开关，即在MAa的列C₁中的11a和13b的栅极。列选择线CSL₁穿越MAa延伸并连接到在子阵列MAb的列C₁中的FET位开关11b和13b的栅极。穿越子阵列MAa的延伸的实现通过在一不同的垂直层制做列选择线要比制做位线容易。根据行地址，字线WLi中的一条被启动以导通在相应于行Ri的存储单元MC中的该存取晶体管。

从图1所示的结构中可了解到一被折合的位线的构成，它利用真实和互补的位线的位线对在相关的读出放大器的相同侧并排地排列。诸如13a和11a之类的位开关的源极分别地连接到相应列的相应的真实和互补的位线BL_1a和BL_1a。在一读操作期间，对用每一子阵列的N个读出放大器的每一个，即对于阵列MAa的SA_1a至SA_Na，放大该相应列的真实和互补位线之间的差分电压。一真实的本地数据线LDQa连接到在组MAa的每一位开关13a的漏极。一互补的本地数据线LDQa连接到每一位开关11a的漏极。本地数据线LDQb和LDQb类似地连接到有关的位开关。在图1中虽然没有明显的示出，每一读出放大器被典型地连接到该读出放大器两侧的多路转换开关从而提供一“共享的”结构，在该结构中在该读出放大器的两侧的单元信号被放大。如果使用一“开放”位线结构，则一对真实的和互补的位线将运行在每一读出放大器的相对侧。

一主数据线(MDQ)开关15被用于在子阵列之间的开关并且一次选择一个子阵列去存取单元(向单元写入数据或从单元中读出数据)。该MDQ开关包括适当的逻辑电路系统，该逻辑电路系统接收来自地址缓冲器8的行地址以确定所选择的阵列。根据该行地址和其它的控制信号，阵列选择开关15选择用于存储器单元存取的本地数据线中的一条并且将数据转换到来自一主数据线MDQ的那条线上或将数据从那条线转换到主数据线MDQ。输入/输出缓冲器19实际上作为一在MDQ线和连接到DRAM的外部数据线之间的缓冲器。

在图1的构成中，如果对子阵列中的一个子阵列执行读或写，并且立即继之以对另外的子阵列中的一个子阵列执行读或写，则一实际的时间间隔必须要分成二个操作以避免数据不纯(corruption)。更详细地说，为了向子阵列MAa的一列中的一单元写入，则相应的列选择线必须被触发(高)，该位开关被导通。另一方面，在一读操作期间在开始从子阵列MAb的一单元中读出时，该位线必须在一读取之前的一预置的时间被预充电。因此，所有连接到MAb的位线的位开关均为低。因而，为避免数据不纯，必须在完成了对MAa的读或写之后开始对子阵列MAb的预充电操作。因此，分隔有效的读取和写入的时间周期是重要的，即这个时间周期约为60ns或更长的数量级，从而使全部的存储器存取速度减慢。