[发明专利]平坦的金属层间介电层或内层介电层的制造方法

说明书

本发明涉及一种半导体的制造方法，特别是涉及一种平坦的金属层间介电层或内层介电层的制造方法。

在半导体制造过程中，在两导电层结构之间通常以氧化物做为隔离绝缘体，导电层结构例如是内连线(Interconnects)、控制栅(Control Gates)、浮置栅(Floating Gates)或介层插塞。而氧化物通常做为金属层间介电绝缘体(Intermetal Dielectrics，IMD)或内层绝缘体(Interlayer Dielectrics，ILD)。

对于后继的工艺步骤而言，具有均匀平坦的IMD或ILD是非常重要的。现有的一种用于IMD或ILD平坦化的方法为化学机械研磨法(Chemical-Mechanical Polishing，CMP)。然而，CMP会使残留的IMD或LMD的厚度具有上下200nm的变化范围，而经CMP工艺后，IMD或ILD的变化范围会使后续工艺中产生许多困难，例如在IMD或ILD中形成介层窗时，必须经过过蚀刻(Overetching)才能实现，但由于过蚀刻会使得在下层金属内连线上的部分抗反射涂层(Antireflection Coatings，ARC)被蚀刻穿透，而导致高的介层插塞电阻或其他相关的问题。另外，对于无边界介层窗(Borderless Vias)而言，过蚀刻会导致形成未接着介层窗(Unlanded Vias)，造成后续沉积阻挡金属的困难。

所以，需要一种新的制造方法，以制造平坦的金属层间介电层以及内层介电层。

因此本发明的目的，就是在于提供一种在基底上的下层金属内连线结构上方形成金属层间介电层或内层介电层的制造方法，以解决现有技术中在进行IMD或ILD的平坦化步骤时，因CMP工艺使得IMD或ILD的表面具有200nm的高低差，造成后续进行形成介层窗工艺时，因过蚀刻而导致抗反射涂层被蚀刻穿透，形成较高的介层窗插塞电阻以及其他许多相关的问题。

为实现本发明的目的，提供一种平坦的金属层间介电层或内层介电层的制造方法，其步骤包括：在基底上形成一层金属层，接着在金属层上形成一抗反射涂层，并在抗反射涂布上形成一硬掩模。对硬掩模、抗反射涂层以及金属层构图，以形成金属内连线结构。在金属内连线结构上方形成一层第一介电层，接着在此第一介电层上进行化学机械研磨步骤，直到裸露出硬掩模层。继之，在第一介电层与硬掩模上形成一层第二介电层。

为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：

图1至图5显示根据本发明的优选实施例的一种平坦的金属层间介电层或内层介电层的制造方法的流程剖面图；

图6显示现有技术的介电层经平坦化后的剖面图；以及

图7显示现有技术的介电层经蚀刻工艺裸露出金属线的剖面图。

图1至图5所示，为根据本发明一优选实施例的一种平坦的金属层间介电层或内层介电层的制造方法。

请参照图1，首先提供一基底107，接着在基底107上形成一层金属层101。虽然传统上用于金属内连线结构的金属有很多种，但在本发明中，金属层101的优选材质为铝，而其厚度约为3000埃到10000埃之间。此金属层101一般伴随着蚀刻步骤，以形成用于连接不同元件或导通电路连接点的内连线结构。因此，在图1中显示金属层101位于一基底上，此基底可以是硅基底或其他下层结构，例如是一层金属层间介电层，或一层内层介电层。

接着，在金属层101上形成Ti/TiN的抗反射涂层(Anti-reflection Coating，ARC)103。其中，ARC 103的优选厚度约为Ti/TiN＝0～200/300～2000埃。接着，在ARC 103上形成一硬掩模105。此硬掩模105的优选厚度约为50～2000埃左右，而其组成材质包括薄金属材质，例如钨、钴、钼、钽、钛、氮化钽、硅化钨、硅化钛、钨化钛，或精选的介电材质，例如氮化硅或氧化硅等材质。

继之，请参照图2，依照所欲形成的金属内连线图形，将具有金属层101、ARC 103以及硬掩模105的层叠结构构图并蚀刻，且蚀刻直到裸露出基底107。显而易见的，有许多蚀刻方法常用于蚀刻穿透硬掩模105、ARC 103以及金属层101，其中优选的蚀刻方法为各向异性蚀刻(AnisotropicEtch)，例如以反应性离子进行蚀刻。因此，本发明中所使用的限定图形方法以及蚀刻步骤，可以利用现有技术的光刻工艺以及反应性离子蚀刻工艺。必须注意的是，在图2中所显示的蚀刻图案仅为一代表图案。