[发明专利]具有稳定增益斜率的半导体电路无效

专利信息
申请号: 98124878.0 申请日: 1998-11-27
公开(公告)号: CN1085439C 公开(公告)日: 2002-05-22
发明(设计)人: 角田雄二;深泽善亮;田口雄一 申请(专利权)人: 日本电气株式会社
主分类号: H03F1/30 分类号: H03F1/30;H03F3/60
代理公司: 中科专利商标代理有限责任公司 代理人: 姜丽楼
地址: 日本国*** 国省代码: 暂无信息
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摘要:
搜索关键词: 具有 稳定 增益 斜率 半导体 电路
【说明书】:

本发明涉及半导体电路,特别是涉及一种CATV(有线电视)混合集成电路(HIC)中所用的半导体电路。

在CATV所用的HIC(混合集成电路)宽带放大器中,放大器的许多级是通过同轴电缆串接起来的,为了修正同轴电缆的特性损失,必须在所使用的全频带范围内建立所要求的增益斜率。增益斜率是指在频带宽度内增益随频率的增高而增大。

近年来,因为所使用的频带宽度已扩展到更高的频率,在所使用的频带宽度内实现所要求的增益斜率变得更为困难。

图1和图2是表示现有技术如日本实用新型公开申请No.85810/83中披露的为实现所要求的增益斜率而采用的电路结构的电路图。

在图1和图2所示的电路中,采用设在偏压反馈电路中的电感L101和设在晶体管Tr101的基极和发射极之间的电容C102,形成并联谐振电路。另外,为控制谐振电路的Q值,在晶体管Tr101的基极和发射极之间设有与电容C102串联的阻尼电阻R106。

在以上述方法构成的电路中,可通过改变电路L101和电容C102的元件常数,使谐振频率改变,从而调节峰值频率。

图3和图4是表示现有技术如日本专利公开No.264404/89中披露的为实现所要求的增益斜率而采用的电路结构的电路图。

在图3所示的电路中,电容C112和电感L111在设置在两个放大器电路之间的级间电路中形成一串联谐振电路,而在图4所示的电路中,设有FET(场效应晶体管)Tr113,使电感L111并联在源极和漏极之间,电感L111和在FET Tr113的源极和漏极之间的电容形成一并联谐振电路。

在以上述方法构成的电路中,通过改变栅极偏压而使FET Tr113的源极和漏极之间的电容发生变化,从而调节峰值频率。

但是,现有技术中的上述电路有下面一些缺点:

(1)在图1和图2所示的电路中,峰值频率的调节是通过改变电感L101和电容C102的元件常数而使谐振频率改变实现的,但因为电感L101和电容C102设置在反馈电路中,输入端和输出端的阻抗随峰化量的大小而变化。

因此,所形成的电路具有三个因素:输入阻抗、输出阻抗和增益斜率,这就使设计和调整需要相当多的时间,且比较麻烦。

(2)在图3和图4所示的电路中,通过改变栅偏压使FET的源极和漏极之间的电容改变,从而改变谐振频率以调节峰值频率。所以,这些电路要求一可变的偏压,使栅偏压能够改变。这些电路还要求附带提供一个FET。结果是电路的大小和成本都增加了。

另外,在图3所示电路中,为改变谐振频率,处于有源元件之间的电容C112和电感L111也必须改变,有增益作用的元件之间的失配也容易引起特性方面的问题,如振荡和不稳定性问题。

本发明的目的是提供一种半导体电路,它能实现稳定的增益斜率,而不增加电路的尺度或不需要为修正阻抗而花费额外的时间。

在本发明中,为在特定频率形成类峰,并使增益斜率有一个符合要求的倾斜度,例如1dB或其以上的倾斜度,把谐振电路设计在反馈环路的外部。因此,在设计电路时,不必考虑振荡的发生。

另外,在把谐振电路设计在反馈环路的输出级的情况下,阻抗的改变也只是在输出端发生,而在输入端则不会发生阻抗的改变。所以,电路的设计和调整只需考虑两个因素,而不必考虑输入端,因而简化了调整工作。

最后,本发明不需要扩大电路的尺度,因为不需要附加有源元件。

本发明的上述和其它目的、特征和优点,在下面结合附图对本发明的几个最佳实施例的说明中可明显地表现出来。

图1是表示日本实用新型公开申请No.85810/83中披露的现有技术中为实现所要求的增益斜率而采用的电路结构图。

图2是表示日本实用新型公开申请No.85810/83中披露的现有技术中为实现所要求的增益斜率而采用的电路结构图。

图3是表示日本专利公开No.264404/89中披露的现有技术中为实现所要求的增益斜率而采用的电路结构图。

图4是表示日本专利公开No.264404/89中披露的现有技术中为实现所要求的增益斜率而采用的电路结构图。

图5是表示根据本发明的第一实施例的半导体电路图。

图6表示包含电路分量的芯片电感结构的一个例子。

图7是图6所示的芯片电感的等效电路图。

图8表示谐振电路未加入图5所示电路时的频率一增益特性。

图9表示图5所示电路的频率一增益特性。

图10是表示根据本发明的第二实施例的半导体电路图。

图11是表示根据本发明的第三实施例的半导体电路图。

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