[发明专利]密码处理装置、集成电路卡及密码处理方法

说明书

本发明涉及密码处理装置，特别是关于使用在IC(integrated circuit，集成电路)卡等的小型密码处理装置。

作为本发明的现有技术，则以利用秘密键(公开键)系统之区块密码的美国商用密码DES(data encryption standard)来做说明。

DES的详细处理内容，则记载于Hans Eberl的“A High-speed DESimplementation for Network Application”，Advances in Cryptology-CRYPTO’92，Lecture notes in Computer Science 740、Springer-Verlag。

图18是DES密码运算法的流程图。

在图18中，1001～1004是进行数据变换处理的函数F运算，1011～1014是每个位元的“异-或”逻辑运算。另外，初期转置和结束转置则省略。

接着说明其动作。

2n个位元(DES的情况是2×32位元)的输入数据1050被分割成两个n位元的数据1051和1052。n位元数据1051以原来形态输出做为n位元数据1053，并且输入到函数F1001，进行数据的转换。由函数F1011所输出的数据，则是藉由“异-或”逻辑运算，输出n位元数据1054。

与上述者相同，反覆地进行函数F1002、1003、1004和“异-或”逻辑运算1012、1013、1014的运算处理，输出数据1055、1056。再将这两个n位元数据合成后，输出作为2n位元数据1057。

图19则是实现等效于图18所示DES密码流程图的数据变换处理的密码处理装置之一例。

在图19中，1101和1102是保存数据的暂存器A和暂存器B，1103和1104是选择数据的选择器A和选择器B，1105是用来进行函数F的数据变换运算的函数F运算电路，1106是“异-或”逻辑电路，1201和1202是n位元输入数据A、B，1203和1204是n位元输出数据A和B。

接着说明其动作。

2n个位元(DES的情况是2×32位元)的输入数据，被分割成各为n个位元的两个输入数据A1201和输入数据B1202。这两个输入数据分别利用选择器A1103和选择器B1104加以选择，并且保存在暂存器A1101和暂存器B1102中。接着，保存在暂存器A1101的数据被反馈到选择器A1103和选择器B1104，同时在输入到函数F运算电路1105并且进行数据变换之后，与保存在暂存器B1102的数据，由“异-或”逻辑电路1106中进行“异-或”逻辑运算。其结果则反馈到选择器A1103和选择器B1104。

接着，在选择器A1103中选择出“异-或”逻辑电路1106的结果，并且在选择器B中选择出保存在暂存器A1101的数据，分别更新和储存在暂存器A1101和暂存器B1102中。同样地，接着，根据所需要的次数，反覆进行图18中从函数F1002、1003、1004到“异-或”逻辑运算1012、1013、1014，送出输出数据A1203和输出数据B1204。此在DES的情况中为16次。

另外，此现有技术的详细内容，则记载于Hans Eberl“A High-speed DES implementation for Network Application”，Advances inCryptology-CRYPTO’92，Lecture notes in Computer Science 740、Springer-Verlag。

上述形式的密码处理装置中，当利用相同结构的函数F进行反覆处理时，能够利用单一电路反覆执行的方式，有效率地实现处理电路。因此，可以降低电路的规模，也可以减轻电力的消耗。然而，当函数F的内部具有较小处理要素的反覆结构时，这样的密码处理装置结构，也会有无法降低电路规模或者是伴随其减轻电力的消耗问题。

本发明的目的，便是为了解决上述的问题，而提出一种密码处理装置，当其包含相同结构的函数F具有反覆处理结构，并且函数F的内部具有较小处理要素的反覆结构时，能够有效地构成密码处理装置，并且能够降低电路规模和减轻电力消耗。

本发明的密码处理装置，利用第一运算电路对于输入数据进行多次的第一数据变换处理，其特征在于：

上述第一运算电路更具有环路处理电路，用以进行多次第二数据变换处理；

上述环路处理电路系以第二运算电路、数据保存电路和选择电路构成处理环路；