[发明专利]零功率高速配置存储器

说明书

发明领域

本发明涉及半导体存储器件，特别涉及串行配置存储器。

背景技术

串行配置存储器备用来初始化可编程逻辑器件(例如现场可编程门阵列(FPGA))。当诸如FPGA之类的器件加电时，每个逻辑块都必须设置为用于特定的逻辑操作并且其可编程互联必须设置为提供逻辑块之间的路由从而实现特定的逻辑功能。设置信息采用比特流形式，它输入FPGA并存储在器件中，其中各比特定义了FPGA单元的逻辑和路由。

串行配置存储器是一种包含设置比特流的器件。串行配置存储器由存储器阵列(例如PROM(可编程只读存储器)或者EEPROM(电可擦写可编程只读存储器))、地址计数器和支持逻辑组成以提供编程和复位控制。地址计数器与时钟输入线相连并且在时钟信号的每个上升沿或下降沿上计数增一。计数器输出用来寻址存储器阵列的每个比特，产生串行输出至FPGA的比特流。

当今许多个人电子设备都由独立的电源(即电池)供电，所以如何尽可能节省用电始终是关心的课题。在这些器件设计的各个方面都无孔不入地包含了尽可能降低功率的要求。FPGA被用于许多设备，包括膝上型电脑、笔记本电脑和移动电话。因此配置存储器可用于改善节省功率。

现代FPGA可以在系统内重新设置。因此FPGA的功能可以在系统运行时动态改变。这可以使系统高度灵活地适应操作以响应外部条件。例如在作为数字滤波器设置的FPGA中，当检测到需要改变滤波器参数时，可以简单地通过加载不同的滤波器系数组简单实现。但是实时重新设置FPGA需要能够无延迟地下载新的设置比特流，这种延迟将对系统功能产生不利影响。因此高速操作是配置存储器件需要改进的另一方面。

现有技术配置存储器在存储器开始位置输出以比特流为形式的整个内容。但是FPGA的系统内重新设置要求访问包含在配置存储器内的多个设置比特流中的一个，每个比特流在存储器内都有自己的开始地址。由此需要提供一种配置存储器，其中可以指定任意的开始地址。具体而言，需要能够任意寻址存储器件。

发明内容

本发明的配置存储器件包含组织为N比特数据的的存储器阵列，一般是8比特字节或16比特字。外部时钟信号输入除以N电路以提供触发信号来初始化存储器访问并检测所访问存储器位置的内容。检测电路提供了对所访问存储器位置N位的并行检测。在较佳实施例中，检测电路包含N个检测放大器，每个用于检测每个比特。

当访问存储位置时检测电路被使能。检测电路在译码存储器地址并检测所寻址存储位置内N比特时仍然处于使能状态。由于检测电路一次对所有N个比特进行操作，所以检测时间取决于一个检测放大器的速度。检测电路包括锁存器，它在检测放大器处于非使能状态与数据被加载入数据寄存器之间的时间间隔内保存所检测的数据。

检测电路与接收检测比特的数据寄存器耦合。随后比特随外部时钟同步被串行移出。根据本发明，当前面存储的最后一个比特被移出数据寄存器时检测的比特被加载入数据寄存器。因此所检测的数据的第一比特已准备好在下一时钟上移出。与此同时，下一存储位置被访问并且检测其比特。这使得比特流以外部时钟频率的速率连续输出。更为重要的是，这种方法使检测电路的操作与产生比特流输出的操作无关，而检测电路通常比时钟速度慢。

器件进一步包含在加电序列期间将存储器的第一数据预先加载入数据寄存器的装置。这初始化了数据寄存器从而在访问和检测下一数据时移出数据。在较佳实施例中，在加电周期期间高速缓存寄存器被加载来自存储器的数据，并且数据随后从高速缓存寄存器加载入数据寄存器。

在本发明的较佳实施例中，地址计数器与除以N电路耦合以提供每第八个时钟的地址。地址计数器将信号输入译码器以获得对存储器的访问，由此提供存储器的顺序访问。在较佳实施例的变例中，包含了初始化地址计数器的装置从而可以在阵列的任何地方开始读取存储器阵列。该特征使得可以从存储器阵列的任何位置开始读取比特率。在另一变例中，地址计数器被接收外部提供地址的装置代替。这使得外部装置产生由任意存储器位置序列组成的比特流。

附图的简要说明

图1为按照本发明的存储器件系统框图。

图2A-2C和3示出了本发明的数据高速缓存方案。

图4为本发明存储器阵列的框图。

图5为按照本发明的检测放大器的示意图。

图6为本发明检测放大器操作的时序图。

图7示出了与检测放大器一起使用的延迟电路。

图8为参与本发明操作的主要信号的时序图。

实施发明的较佳方式