[发明专利]一可编程组件中可构元件的自同步方法

说明书

1.本发明的背景

1.1技术发展现状

1.1.1问题

现在的组件(FPGA，DPGA等)，可构元件的同步大多数情况下都是通过时钟脉冲建立的。这种时间控制同步方式引起许多问题，因为往往预先不知道某一项任务在完成有效结果之前需要多长时间。时间控制同步的另一个问题是，使同步得以实现的事件不是由待同步的元件本身触发的，而是由一个独立的元件触发的。在这种情况下，有两个不同的元件参与同步。这必然导致管理费用的大幅度提高。

1.1.2采用本发明加以改进

通过本发明说明一种方法，这种方法允许同步从待同步的元件本身出发。同步不再通过一个中心机构执行，也不再通过一个中心机构管理。通过将同步安排到每一个元件中，还可以同时执行许多个同步任务，因为不相关的元件在访问中心同步机构时不再相互妨碍。本发明同步方法的细节、特殊配置以及特征，就成为诸项权利要求的对象。

2.对本发明的说明

2.1关于本发明的概况，简介

在一个带有二维或多维布置的可编程单元结构(DFP，DPGA)的组件中，每一个可构元件可经过一个网络结构访问其它可构元件的配构和状态寄存器，并借以对其功能和工作方式产生有效的影响。这样，除了通用的方法以外，还可通过一装入逻辑根据处理阵列(PA，参见P19651075.9)进行配构。

2.2本发明的详细说明

从一个在运行时间可自由编程的组件出发，该组件在运行时间还可以进行重构。芯片上所包含的可构元件具有一个或多个适合于不同任务的配构寄存器。在这些配构寄存器上可进行读、写访问。在所述方法中是从以下所述情况出发的，即对于下述信息，可在一个待配构的元件中调整配构。

-网络寄存器。在这一寄存器中调节与其它单元联接的方式。

-指令寄存器。在这一寄存器中记录可构元件的待执行的功能。

-状态寄存器。在这一寄存器中，单元存储其当前状态。该状态向组件的其它元件提供关于单元处在何种处理周期中的消息。

一个单元通过一个指令进行配构，该指令决定单元应当执行的功能。另外要输入配构数据，以便调整与其它单元的联网和状态寄存器的内容。在这一过程之后，单元处于准备运行就绪状态

为了能使多个单元进行灵活和动态协同工作，每一个单元可以对另一单元的所有配构寄存器进行读、写访问。对多个配构寄存器的哪一个进行读、写访问，由单元用以进行配构的指令的类型决定。单元能够执行的每一个指令存在于很多个不同的寻址方式中，如同在一个待配构的元件中有各种不同的彼此不相关的配构寄存器一样。

例如：一个单元具有上述配构寄存器(网络、指令和状态)，并且应当执行进行加法运算的指令ADD。通过不同类型的ADD指令，可以选择该功能的结果向什么方向传输。

ADD-A.结果传输给目标单元的操作数寄存器A。

ADD-B.结果传输给目标单元的操作数寄存器B。

ADD-V.结果传输给目标单元的网络寄存器。

ADD-S.结果传输给目标单元的状态寄存器。

ADD-C.结果传输给目标单元的指令寄存器。

2.2.1控制和同步触发脉冲

除了结果以外，每一单元可产生大量触发信号。不一定如同已配构的指令的处理结果那样，都传输给同一个目标单元。一个触发信号，或者甚至几个触发信号的组合，在目标单元触发一定的动作，或将单元置于一定的状态。对于各种状态，下文将做进一步的描述。现给出触发信号如下：

-启动触发脉冲。启动触发脉冲将目标单元置于READY[就绪]状态。

-重构触发脉冲。重构触发脉冲将目标单元置于RECOFIG[重构]状态，

 使单元可重新编程。特别是在与开关表联合工作时，这一触发脉冲特

 别有意义。如果开始时，拟处理的数据以上升的时钟脉冲边缘被装入

 操作数寄存器，在H电平的时间间隔内进行处理，并以下降的脉冲边

 缘写入输出寄存器，则单元可以以下降的脉冲边缘重构。新的配构数

 据被以下降的脉冲边缘写入指令寄存器。L电平的时间间隔足以保证

 成功地结束重构。

-单步触发脉冲。单步触发脉冲在目标单元处于WAIT[等待]状态时触

 发一次执行已配构的指令。

-停止触发脉冲。停止触发脉冲中断目标单元，单元在中断时被置于

 STOP[停止]状态。