[发明专利]执行中断目的地重新指向的机制

说明书

相关专利申请：本专利申请和与本专利申请同时提交的题目为“Transaction Supporting Interrupt Destination Redirectionand Level Triggered Interrupt Semantics(支持中断目的地重新指向的事务处理和级别触发的中断语义)”(卷号No.42390.P4958)的专利申请号No.__/__，__，包括重叠的公开内容，但权利要求不同的题材。

发明背景

发明技术领域：本发明涉及计算机，更具体地，涉及可以在计算机系统中执行中断目的地重新指向的机制。

背景技术：处理器，诸如由Intel公司制造的Pentium_(奔腾)处理器和Pentium_Pro(奔腾领先)处理器，常常被使用在多-处理器系统中。各种装置(包括输入和/或输出(I/O)装置)和其它处理器可以设法中断一个处理器。为了中断一个处理器，I/O装置提供一个信号给中断控制器，它又给出一个中断请求到处理器。

在Pentium_处理器和Pentium_Pro处理器的情况下，中断控制器通过三线串行总线(被称为APIC(高级可编程中断控制器)总线)传送中断信息给处理器。APIC串行总线包括两条数据导线和一条时钟信号导线。

Pentium_处理器和Pentium_Pro处理器包括内部APIC。该APIC包括本地屏蔽检测器，被称为任务优先权寄存器(TPR)，它具有8比特，用来分配多达256个优先权状态，虽然某些状态被保留。TPR的内容被改变，以反映由处理器执行的任务的优先权级别。

最低优先权中断是这样的中断，虽然它被指向到特定的处理器，但它可以被重新指向到一组处理器中的其TPR中具有最低优先权的处理器。仲裁处理涉及到比较在仲裁时参与的每个处理器的TPR的8比特。每个处理器的比特以一次一个比特地被发送到APIC总线上(该APIC总线以漏极开路装置被连接到每个处理器)，从最高位(MSB)开始。这些比特在APIC总线上被倒相，以使得低电压(0)比起高电压(1)具有更高的优先权。首先，在仲裁时参与的每个处理器的TPR的MSB被发送到APIC总线上。如果，任何处理器在APIC总线上发送出低电压，则该总线被拉低。如果总线被拉低，发送出高电压的处理器发现有另一个具有更低优先权的处理器。如果另一个处理器具有更低优先权，则该处理器丢弃不考虑。然后，来自每个其余处理器的TPR的第二MSB被发送到APIC总线上。如果一个处理器给出高电压作为第二MSB，但总线被拉低，则该处理器丢弃不考虑。每个其余处理器的第三MSB和以后的第四MSB以同样的方式被发送到APIC总线上等等，直至最低位(LSB)为止。如果在所有8个比特都已发送后，两个或两个以上的处理器具有相等的优先权，则具有最低的本地APIC识别(ID)号的处理器被选择来接收中断矢量。在电源接通时，分配本地APIC ID号。

APIC串行总线有一定缺点。首先，串行总线在中断控制器(例如，3.3伏)和处理器(例如，2.5或1．8伏)之间的电压定标方面是很差的。很难在这样的全然不同的电压之间连接的处理器中提供晶体管。由于处理器核心的电压随着新的一代处理器而降低，问题将甚至更严重。

第二，处理器核心的频率(例如，常常远大于200MHz)比起APIC串行总线的频率(例如，16MHz)大得多。由于处理器频率增加，问题将甚至更严重。很难在这样的全然不同的频率之间连接。因为信号是互相无关的，问题就更大。

第三，APIC总线相当慢。在某些实施方案中，传递一个中断需要化费大约2到3微秒。因为使用更多的I/O扩展功能，串行总线传递中断的速度变成为很有限的。

本发明的目的是克服或减小APIC串行总线的上述的一个或多个问题的影响。

发明概要

本发明的一个实施例包括一个结合计算机系统一起使用的设备。该设备包括远端优先权获取逻辑，以便保持任务优先权数据，表示计算机系统中可供最低优先权中断目的地仲裁(LPIDA)使用的每个处理器的任务优先权。设备还包括最低优先权逻辑，以便执行LPIDA来选择计算机系统中哪个处理器来根据远端优先权获取逻辑的内容接收中断消息。