[发明专利]半导体器件的测试方法和带标识晶体管电路的半导体器件

说明书

本发明涉及一种有晶体管标识电路的半导体器件的测试方法，其在性能测试中确定了晶片上的半导体芯片为次品时，能够标识出由闭锁识别出的损坏，从而使次品能够被观测识别出来。本发明还涉及一种具有标识晶体管电路的半导体器件。

当对晶片进行性能测试时，必须要对已确定的次品芯片作出标记。通常是采用机械的方法对次品芯片作标记的，例如在测试探头上装上涂墨器。这样做的缺点是有可能把相邻的芯片也误作了标记。由此就提出了在大规模集成电路上用特别电路的方法而不是用机械的方法来作标记。

图1是一个半导体芯片的典型的平面草图，其为在日本公开特许61-64137所述的一种用于标识半导体器件的方法。这个半导体芯片34由一个用于标识的接点31，地接点32，和标识电路33组成。标识电路33由易熔材料构成(如铝)，其一端与标识接点31相连，而另一端与地接点32相连。

对于传统的半导体器件，当对晶片进行性能测试并确定了次品芯片的时候，通过供给标识接点31高电压和大电流，使标识电路33熔断。这样，熔断的位置就会被观察到从而使次品芯片被检出。

在日本公开特许63-102332中也公开了一种确认次品芯片的方法，它是通过事先在半导体芯片的表面被覆一层热变色材料或树脂，使当一旦出现次品芯片时就施加电流使该材料变色从而容易识别。

日本公开特许2-90549公开了一种带有用于输入和存储正品或次品的上升情况的存储单元的半导体器件。

日本公开特许6-53292公开了一种对于能够测试的半导体器件的检测方法，例如给运作测试电路部分的电源端施加一个超电压使之破坏，从而能够观测到发生异常的半导体集成电路。

日本公开特许9-199672公开了一种对于带有熔断器构造的半导体器件的测试方法，该熔断器位于每个连接于第一与第二电极以及内部电路的导线的中间，在第一和第二电极之间供给一个超过允许输入水平的电压使熔断器断开，从而停止给次品芯片的内部电路供电。

然而日本公开特许61-64137所述的传统技术存在下列问题，其一如果所施加的电压或电流不足，则标识电路33就可能熔断不了，从而次品芯片就被测试为正品；其二如果与上述相反，当所施加的电流或电压过大时，就存在不仅次品芯片而且相邻芯片也被破坏的危险。

对于上述其它参考文献所述的方法也存在类似的问题，例如，如果所施加的超电压或电流比工作电压要低，次品芯片就有可能测试不出来。此外，日本公开特许2-90549所述的方法还存在需要有存储单元的缺点。

本发明的目的是提供一种测试半导体器件的方法，使之确保识别出次品芯片而对相邻的芯片没有不利的影响，并且提供一种带有标识晶体管电路的半导体器件。

本发明的测试半导体器件的方法由如下步骤构成：提供一个带有标识晶体管电路的半导体芯片；对该芯片进行性能测试以确定它是否为次品；当该芯片被确定为次品芯片时，输入一个使标识晶体管电路产生闭锁的信号并且使该标识的晶体管损坏，从而使该标识晶体管被观测识别出来。

这个标识晶体管电路可以由如下构成：一个CMOS晶体管电路并有一个用于输入引起闭锁的信号的测试信号端。在此，标识晶体管电路可以包括如下组成：一个P-型MOS晶体管和一个N-型MOS晶体管，相互串联连接在电源接点和地接点之间；一个第一反相器，其输入与测试信号端相连并具有与N-型MOS晶体管的漏极相连的输出端；一个第二反相器，其输入第一反相器的输出信号并且其输出端与P-型MOS晶体管的漏极相连。

另一方面，本发明所述的半导体器件包括：在半导体芯片上设置不同于功能性电路的一个用于标识的晶体管电路；能够输入信号引起晶体管标识电路产生闭锁的一个测试信号输入端，其中通过将信号输入到测试信号输入端，使标识晶体管电路发生闭锁，从而损坏该标识晶体管电路。

在这个半导体器件中，这种标识晶体管电路可以是一个CMOS晶体管电路。在此情况下，用于标识的该晶体管电路可以包括：一个P-型MOS晶体管和一个N-型MOS晶体管，它们串联连接在电源接点和地接点之间；一个第一反相器，其与测试信号端相连并有与N-型MOS晶体管的漏极相连的一输出端；一个第二反相器，其输入第一反相器的输出信号并且其输出端与P-型MOS晶体管的漏极相连。

根据本发明，在半导体芯片上设置具有相当弱的闭锁特性的晶体管构成的晶体管电路。当对晶片执行性能测试时，将对产生闭锁的一芯片的用于标识晶体管电路确定为次品芯片，并使该晶体管的外围部位损坏，从而观测识别出该次品芯片。因此，在本发明中，引起闭锁的信号并不必为高电压或大电流，这样就会避免传统技术中的缺点。