[发明专利]总线主控保留和仲裁电路及其使用方法

权利要求书

1.一种总线主控保留和仲裁电路，包括：

一个第一输出缓冲器，用于缓冲多个总线请求信号；

一个循环电路，用于输出周期性的总线选择号；

一个总线保留信号发生电路，用于通过检测总线请求信号来输出总线保留信号并输出表示保留信号存储状态的第一信号；以及

一个总线选择逻辑，用于根据第一输出缓冲器或总线保留信号发生电路的输出来输出总线选择信号，根据第一信号切换该总线选择逻辑的操作模式。

2.如权利要求1所述的总线主控保留和仲裁电路，其特征在于：

当至少两个总线保留信号存储在总线保留信号发生电路中时，第一信号被允许，于是第一输出缓冲器和循环电路停止运行。

3.如权利要求1所述的总线主控保留和仲裁电路，其特征在于：

当第一信号被禁止时，总线选择逻辑工作在正常模式，当第一信号被允许时，总线选择逻辑工作在保留模式。

4.如权利要求3所述的总线主控保留和仲裁电路，其特征在于：

在正常模式中，总线选择逻辑根据来自第一输出缓冲器的总线请求信号和来自循环电路的总线选择号输出总线选择信号，在保留模式中，总线选择逻辑根据来自总线保留信号发生电路的输出输出总线选择信号。

5.如权利要求1所述的总线主控保留和仲裁电路，其特征在于：

所述总线保留信号发生电路在输出最后输入的总线请求信号之后，不输出而是删除第一个输入的总线请求信号。

6.如权利要求1所述的总线主控保留和仲裁电路，其特征在于：

所述总线保留信号发生电路包括：

一个总线保留信号发生单元，用于检测多个总线请求信号；

一个时钟信号发生单元，用于输出输入时钟信号和输出时钟信号和一第二信号；

一个FIFO，用于根据来自时钟信号发生单元的时钟信号存储总线保留信号；以及

一个第二输出缓冲器，用于向总线选择逻辑输出FIFO提供的总线保留信号。

7.如权利要求6所述的总线主控保留和仲裁电路，其特征在于：

FIFO包括一个对总线保留信号的数目进行计数的计数器，并且当其中存储着至少两个总线保留信号时允许所述第一信号。

8.如权利要求6所述的总线主控保留和仲裁电路，其特征在于：

所述第二信号由对总线选择信号进行OR操作产生，如果总线保留信号超过FIFO的存储容量，FIFO向时钟信号发生单元输出一个容量超过信号。

9.如权利要求7所述的总线主控保留和仲裁电路，其特征在于：

所述FIFO输出最后输入的保留信号，然后禁止第一信号，并删除第一个输入的保留信号，然后将计数器复位。

10.如权利要求6所述的总线主控保留和仲裁电路，其特征在于：

所述总线保留信号发生单元包括多个总线保留信号发生器，每个总线保留信号发生器包括：

一个D触发器，根据系统时钟信号对总线请求信号进行采样；

一个异或门，接收来自D触发器的输出信号和总线请求信号；

一个非门，使总线请求信号反相；以及

一个与门，通过对来自非门和异或门的输出进行AND操作来输出总线保留信号。

11.如权利要求6所述的总线主控保留和仲裁电路，其特征在于：

所述时钟信号发生单元包括：

一个第一或门，对多个总线保留信号进行OR操作；

一个与门，对第一或门的输出和来自FIFO的容量超过信号进行AND操作，从而输入输入时钟信号；

一个与非门，对多个总线选择信号进行NAND操作，从而输出第二信号；以及

一个第二或门，对第一、第二信号和系统时钟信号进行OR操作，从而产生输出时钟信号。

12.如权利要求11所述的总线主控保留和仲裁电路，其特征在于：

当至少两个总线保留信号存储在FIFO中时，所述第一信号被允许。