[发明专利]可变延时电路

说明书

本发明涉及可变延时电路，具体讲涉及在其制造好后其输入信号的上升沿和下降沿的延时可调的延时电路。

在传统半导体集成电路中用于内部信号斜率(在时间或相位的位移)调节的延时元件包括3种，第一种在反相器的输出端有容性元件，或如图1(A)所示切换，改变信息传输时间直到下一阶段获得延时为止；第二种如图1(B)那样控制FET的导通状态，以根据FET的电阻值获得延时，第三种如图1(C)所示将FET级联，以减小反相器的驱动量并增加前级的负载，从而将信息传输时间延时直到下一阶段获得延时为止。

但在上述三种电路中，由于制造时延时元件的变化和制成之后难于对延时进行调节，因此总无法实现设计的延时值。另外，传统设计也未专注于对同一元件中输入信号上升沿和下降沿延时的调节。

针对上述问题，本发明的目的在于提供一种延时电路，它可在制成之后调节延时以及输入信号的上升和下降沿的延时。

为了实现上述目的，根据本发明提供了一种可变延时电路，它包括一个延时元件，该延时元件包括多个并联的可切换阻性元件和延时控制器，该阻性元件用于对输入信号延时而获得输出信号，而延时控制器用于有选择地将切换控制信号发送到多个阻性元件上，其中通过用来自延时控制器的控制信号改变阻性元件的电阻值从而改变阻性元件的开/关状态而控制输入信号上升沿和下降沿的延时。

通过来自延时控制器的控制信号可随意地将阻性元件开或关。当输入信号IN在此状态期间被输入时，对于输入信号的上升沿来说，输入信号IN与输出信号OUT之间的延时可根据处于开状态的开/关可随意切换的阻性元件R_1,n+1,R_2,n+2,…R_1,2n和R_2,1,R_2,2,…R_2,n的阻值来获得，对于输入信号的下降沿来说，其延时可根据处于开状态的开/关可随意切换的阻性元件R_1,1,R_1,2,…R_1,n和R_2,n+1,R_2,n+2,…R_2,2n的阻值来获得。

因此，并联电阻元件的阻值是通过延时控制器对阻性元件开/关的控制来进行的，它可为输入信号的上升沿和下降沿获得随意的延时。

根据本发明，可以仅改变输入信号上升沿的延时，或仅下降沿的延时，或同时改变上升沿和下降沿的延时。

图1(A)、1(B)和1(C)分别示出不同的传统可变延时电路的电路结构；

图2示出第一实施例的电路结构；

图3示出第二实施例的电路结构；

图4(A)和4(B)示出对第二实施例部分结构进行不同修改后的电路图；

图5(A)和5(B)为对第二实施例部分结构所进行的另一些修改后的电路图；

图6示出第三实施例的电路结构；

图7示出对第三实施例加以改进的电路结构。

下面参考附图进行描述

图2示出第一实施例的电路结构。本发明的第一实施例的可变延时电路包括如图2所示分两级而串联起来的延时元件L₁、H₁和L₂、H₂。

P沟道FET(均效应管)P₁和N沟道FET N₁的CMOS栅极连到输入端IN上，P沟道FET P₁的源极则连到正电源端，而P沟道FET P₁的漏极则连到由并联的可切换P沟道FET构成的延时元件L₁(包括阻性元件R_1,1,R_1,2,…,R_1,n)的源极上。N沟道FET N1的源极接负电源端，N沟道FET N1的漏极接由并联的可切换N沟道FET构成的延时元件H₁(包括阻性元件R_1,n+1,R_1,n+2,…R_12n)的源极上。延时元件L₁和H₁的漏极都连接到P沟道FET P₂和N沟道FET N₂的CMOS栅极上。