[发明专利]非易失半导体存储器件

权利要求书

1.一种非易失半导体存储器件，其特征在于，其中包括：

多个位于一矩阵中的非易失存储单元，

多个分别为所述存储单元的对应行所设置的字线，

多个分别为所述存储单元的对应列所设置的位线，

一个行解码器，其中包括多个分别用于控制特定数目的所述多个字线的多个行解码组，

一个用于选择其中一种所述位线的列解码器，

一个用于输出用于执行快速编程或快速擦除的模式信号的模式信号输出部分，

一个组选择信号输出部分，它用于在输出所述模式信号时，输出用于选择其中一个所述行解码组的组选择信号，

一个用于根据所述组选择信号选择其中一个行解码组的第一选择部分，

一个用于选择对应于所述被选择的一个解码组的其中一个所述字线的所述特定数目的第二选择部分，以及

一个用于进行快速编程或快速擦除的快速编程或快速擦除部分，所述存储单元对应于所述被选中的所述字线的所述特定数目。

2.根据权利要求1所述的非易失半导体存储器件，其特征在于，所述器件还包括一个地址输出装置，它以特定时序把一个较高地址信号和一个较低地址信号输出到所述第一和所述第二选择装置。

3.根据权利要求2所述的非易失半导体存储器件，其特征在于，所述第一选择装置具有掩蔽装置，它用于掩蔽输出到由所述较高地址信号根据所述组选择信号指定的所述行解码组的较高地址解码输出的较低数位。

4.根据权利要求3所述的非易失半导体存储器件，其特征在于，所述第一选择装置具有多个输出所述模式信号和所述组选择信号之间逻辑乘的第一“与”门；多个“或”门，它具有连接到所述输入的较高地址信号的反相或非反相输出端的一个输入端，以及连接到所述第一“与”门的所述输出端上的另一个输入端；以及多个第二“与”门，它输出在所述多个“或”门的所述输出当中选择的相应输出之间的逻辑乘作为较高地址解码输出。

5.根据权利要求2所述的非易失半导体存储器件，其特征在于，所述第二选择装置具有一个掩蔽装置，它用于掩蔽输出到由所述较低地址信号根据所述模式信号指定的所述行解码组的较低地址解码输出。

6.根据权利要求5所述的非易失半导体存储器件，其特征在于，所述掩蔽装置具有把掩蔽所有较低地址解码输出的第一状态与掩蔽特定输出的第二状态之间来回改变的装置。

7.根据权利要求5所述的非易失半导体存储器件，其特征在于，所述第二选择装置具有多个“或”门，它具有连接到所述输入的较低有效地址信号的反相或非反相输出端的一个输入端，以及另一个输出所述模式信号的输入端；多个“与”门，它输出在所述多个“或”门的所述输出当中选择的相应输出之间的逻辑乘；以及解码电压改变电路，它输出所述较低地址解码输出，而根据所述“与”门的输出改变解码电压。

8.根据权利要求5所述的非易失半导体存储器件，其特征在于，所述第二选择装置具有一个第一“与”门，它输出一个输入检测器模式信号的反相信号与所述模式信号之间的逻辑乘；多个“或”门，它具有连接到所述输入的较低有效地址信号的反相或非反相输出端的一个输入端，以及另一个连接到所述“与”门输出端上的输入端；多个第二“与”门，它输出在所述多个“或”门的所述输出当中选择的相应输出之间的逻辑乘；以及解码电压改变电路，它输出所述较低地址解码输出，而根据所述第二“与”门的各个输出改变解码电压。

9.根据权利要求5所述的非易失半导体存储器件，其特征在于，所述第二选择装置具有多个“与”门，它输出从输入的较低地址信号的反相输出和非反相输出中选择的相应输出之间的逻辑乘；多个“或”门，它具有连接到该“与”门的输出端上的一个输入端，和另一个输出所述模式信号的输入端；以及解码电压改变电路，它输出所述较低地址解码输出，而根据所述“或”门的各个输出改变解码电压。