[发明专利]用于绝缘体上硅集成电路的掩埋图形的导体层

说明书

本发明一般涉及绝缘体上硅集成电路和器件。具体涉及使用掩埋图形层形成分立器件功能的导电体、热导体和/或去耦电容器的绝缘体上硅器件。

半导体工艺已朝制造越来越小、计算能力越来越强大的器件方向发展。减少电子器件的尺寸和增加给定单元面积内晶体管的密度导致需要的和耗散的功率增加。由于增加了晶体管的密度和电源去耦要求，如绝缘体上硅(SOI)工艺等的增强的半导体制造技术增加了金属布线要求。

如阵列等的具体应用受完全实现应用需要的布线量影响。半导体器件中的布线通常构形成多层，特别是当在密集的图形中构形多个器件时。在器件给定层内的金属布线减少了其它电子功能的层可使用的面积，并且严重地约束了器件的性能。这些问题破坏了制造更小更致密并具有优良性能的器件的总目的。

介绍SOI工艺技术的现有出版物包括Chatterjee的美国专利No.4,889,832和4,982,266。Chatterjee公开了一种使位于有源电路上面和下面的金属层互连的集成电路结构。Chatterjee提出了一种利用形成在硅表面上的腐蚀中止层形成这种集成电路结构的改进方法。

Kato等人的美国专利No.4,939,568介绍了一种层叠的半导体集成电路结构及其形成方法，其中导电柱在器件表面之间延伸。这样做意图是允许大规模的集成电路的制造。

Pfiester的美国专利No.4,966,864公开了一种半导体器件和方法，其中硅衬底形成有掺杂区，掺杂区通过导电桥连接到电极。该发明打算克服在以前的制造技术中遇到的凹坑或腐蚀问题。

McCarthy的美国专利No.5,488,012公开了SOI晶片和其内形成掩埋区的改进方法。该发明对玻璃体上硅衬底特别有用。

Iwanatsu的美国专利No.5,294,821公开了SOI技术，打算提供更均匀的电特性，包括减少击穿电压。Iwanatsu提出了一种有源层扩散到衬底内来稳定器件的电特性的器件。

Tyson等人的美国专利No.5,145,802公开了一种SOI电路，包括一组掩埋体连接件(ties)，提供与设置在绝缘层上的晶体管本体的局部欧姆接触。这样做意图是为撞击电离产生的空穴提供路径，并且起衬底和晶体管源极之间电位屏蔽的作用。

Kang等人的美国专利No.5,286,670介绍了一种具有带电特性的掩埋元件的半导体器件的制造方法。Kang使用了在衬底内掩埋电元件的复杂系统，将衬底键合到将成为SOI区的硅上。掩埋元件的一个示例性用途是存储单元中的电容器。但实际上，Kang等人增加了器件制造的复杂性，没有解决与布线密度有关的问题。

由于绝缘层没有许多可得到的自由载流子，所以常规的SOI技术降低了大部分的漏极电容，并且在某种程度上减少了栅极电容。然而，在操作中，载流子留过晶体管，并在栅极中发生电阻加热。如果晶体管本体允许电浮置，那么会发生包括晶体管滞后和阈值漂移的不希望的浮置体效应。由剩余的载流子产生的器件上的电偏置使晶体管本体沟道的深度变窄，影响了性能。

此外，传统绝缘体上硅结构上的去耦电容显著减少。结构经受称做电源塌陷(collapse)的现象，由此逻辑1和逻辑0之间的电压摆动幅度减小，例如，逻辑0不再为地电压。

绝缘体上的半导体器件由SOI结构得到非常需要的电隔离。然而，该结构产生了不需要的热绝缘，进而在器件中产生麻烦的焦耳加热。本发明的另一实施例提供了一种由晶体管扩散到体衬底内层的低阻热路径，提供了减小了热效应的热沉。

根据本发明的一个方案提供一种半导体电路，包括具有掺杂第一掺杂剂的第一部分(volume)和掺杂第二掺杂剂的第二部分的导电衬底，绝缘层和掺杂杂质形成第一器件和第二器件的有源层。此外，半导体电路包括电连接第一器件和第一部分的第一导体，以及电连接第二器件和第二部分的第二导体。

优选第一和第二器件为场效应晶体管，但也可以为如晶体管的其它有源器件、电感或电容等。导体优选为可以与掺杂的部分相邻或物理接触的钨柱。本发明适用于衬底被电绝缘层与有源器件隔离的任何电路结构。绝缘体上的半导体电路结构可以由Ⅲ、Ⅳ和Ⅴ族及其它们的混合物中的任何化学物质制成。