[发明专利]半导体装置的制造方法以及制造装置

说明书

本发明涉及一种具有称为达马克辛铜的埋入铜电极的半导体装置，特别涉及防止在形成埋入铜电极的工艺中所产生的渣子污染半导体装置，而可以提高制造成品率的半导体装置的制造方法以及制造装置。

在具有在设置半导体装置的层间绝缘膜上形成通孔或浅槽并在这些通孔或浅槽内埋设铜(Cu)膜所构成的埋入铜电极的半导体装置中，存在着Cu原子向半导体层扩散，使得半导体层的特性劣化的问题。为了防止该问题，在埋入铜电极的下层，通常形成TiN的势垒金属膜。作为具有这种埋入铜电极的半导体装置的制造方法，例如，如图1所示，首先象图1(a)那样，在形成在图外的硅圆片表面上的第1层间绝缘膜101中形成所需模样的布线槽102，并且在整个面上顺序形成作为第1层布线的势垒金属的TiN或Ti膜103以及作为第1层布线的W膜104之后，用CMP法(化学机械研磨法)研磨这些膜，使其仅仅埋设在上述布线槽102内。其次，象图1(b)那样，在整个面上形成第2层间绝缘膜105，并形成所需模样的布线槽106以及与上述第1层布线104进行连接的通孔107。然后，象图1(c)那样，在整个面上用溅射法顺次形成TiN势垒金属膜108和在之上的Cu片膜109。再其次，象图1(d)那样，在上述Cu片膜109的表面上生成比上述布线槽106和通孔107要充分厚的铜镀膜110。然后，用CMP法研磨上述铜镀膜110，使得上述铜镀膜110、Cu片膜109和TiN势垒膜108只留在上述布线槽106以及通孔107内，形成如图1(e)所示的作为第2层布线111所构成的埋入Cu电极。

在这样的埋入Cu电极的制造技术中，虽然用CMP研磨铜镀膜110的表面，由于该CMP技术是将研磨盘与铜镀膜110的表面接触进行，要研磨除去其表面高度处于低位置处的铜镀膜是困难的。为此，如果铜镀膜在硅圆片的外周面及其附近面的区域成膜时，这些面区域的铜镀膜难于用CMP处理完全研磨除去，没有研磨的部分的铜镀膜在其后的工艺中，例如在CMP工艺中会出现从硅圆片上剥落的现象，而该铜镀膜的膜片成为渣子，粘贴在硅圆片的元件形成区域上，浮游在半导体制造装置中，成为污染半导体装置的主要原因，成为降低半导体装置的制造成品率的因素。

为此，作为现有技术，提出了不让在硅圆片的外周缘部形成Cu片膜和铜镀膜，即使在进行CMP处理以后，也不会产生铜镀膜的研磨残渣的技术。图7为表示其一例的图，如上所述，在用溅射法在硅圆片的表面上顺次形成TiN势垒膜108和Cu片膜109时，如图7(a)所示，由为将硅圆片100保持在溅射装置的加热台上的夹具环230将半导体基板的整个外周缘部覆盖，由该夹具环230形成TiN势垒膜108，同样如图7(b)所示，通过用该夹具环230形成Cu片膜109，防止上述各膜在硅圆片100的外周缘部成膜。为此，如图7(c)所示，即使在Cu片膜109的表面生成铜镀膜110时，铜镀膜110也不会在硅圆片100的外周缘部生成，而在CMP工艺后，铜镀膜110以及Cu片膜109、TiN势垒膜108也不会作为研磨残渣产生，防止在其后的处理工艺中上述各膜成为渣子。

但是，本申请书发明人对该技术进行探讨时，发现会产生下述问题。即，如图7(a)、(b)所示，在用溅射法在硅圆片100上顺次形成TiN势垒膜108和Cu片膜109时，通常各膜都是分别在其专用的处理室中成膜。为此，首先是在TiN势垒的处理室中在硅圆片100上由夹具环230覆盖外周缘部的状态下形成TiN势垒膜108的，然后移送到Cu片处理室，在此同样是在由夹具环230覆盖外周缘部的状态下形成Cu片膜109。这时，在TiN势垒处理室内和在Cu片处理室内，虽然采用同一规格的夹具环，如果在各处理室内相对于硅圆片100的夹具环230的位置发生错位时，在硅圆片100的表面上由夹具环230所覆盖的区域则也会错位，其结果如图7(d)所示，会在成膜在硅圆片100的表面上的TiN势垒膜108和Cu片膜109之间产生微小位置错位，Cu片膜109对TiN势垒膜108在内径方向错位的区域上，就会从Cu片膜109的外周缘露出TiN势垒膜108。

为此，如果在这样的状态下成膜铜镀膜110，则虽然在TiN势垒膜108的表面上形成了铜镀膜110，但TiN和Cu之间的密接性差，在露出TiN势垒膜108的区域，如图7(d)中用X所表示的那样，所形成的铜镀膜110从TiN势垒膜108剥离，成为渣子，粘附在半导体基板表面上，结果会降低半导体装置的制造成品率。