[发明专利]半导体存储器

说明书

本发明涉及用于在计算机及其他设备中存储数据的半导体存储器。

现有技术中的半导体存储器的典型结构的轮廓是四个存储单元阵列形成在靠近矩形半导体芯片的四个角的位置，用于输出地址数据的Y地址缓冲器形成在芯片的中部。每个存储单元阵列与Y地址译码器和数据放大器连接，上述Y地址译码器根据Y地址数据选通存储单元阵列中的存储单元并读出存储在其中的数据，上述数据放大器放大通过Y地址译码器读出的数据并将其输出到用于将放大过的数据提供到外部电路的输出电路。由于输出电路位于半导体芯片的侧端，输出电路与位于半导体芯片右侧的存储单元阵列间的连线的长度不可避免地与输出电路与位于半导体芯片左侧的存储单元间的连线的长度不同。因此，引起从位于半导体芯片的右侧或左侧的存储单元发出的数据的时间上的差异。换句话说，位于右侧的存储单元阵列的存取时间与位于左侧的不同。这是一个急待消除的缺陷。

本发明是在上述背景下做出的，本发明的目的在于不必在设计电路布局时作过多的改动，即可提供具有减少了存取时间的半导体存储器。

根据本发明的特征，所述半导体器件包括：

多个存储单元阵列；

用于输出地址数据的地址缓冲器；

地址译码器，该译码器分别与所述多个存储单元阵列连接，根据地址数据选通存储单元阵列中的存储单元并读出储存在其中的数据，

放大器，该放大器分别放大数据并将放大结果作为输出数据输出，

启动电路，该启动电路分别输出启动信号用于启动放大器，

用于将输出数据输出到外部电路的输出电路

所述多个存储单元阵列，所述地址缓冲器，所述地址译码器，所述放大器，所述启动电路和所述输出电路分别形成在同一半导体芯片上；连接在远离所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度短于连接在靠近所述输出电路的存储单元阵列上的地址译码器与所述地址缓冲器间连线的长度。

本发明将结合附图进行详细的解释。

图1是显示现有技术中的半导体存储器的结构的电路图，

图2是用于说明现有技术中的半导体存储器的操作的时序图，

图3是根据本发明的第一实施例的半导体存储器的结构的电路图，

图4是用于说明根据本发明的第一实施例的半导体存储器的操作的时序图，

图5是根据本发明的第二实施例的半导体存储器的结构的电路图，

图6是用于说明根据本发明的第二实施例的半导体存储器的操作的时序图，

图7是根据本发明的第三实施例的半导体存储器的结构的电路图，

图8是用于说明根据本发明的第三实施例的半导体存储器的操作的时序图。

在对本发明的优选实施例中的半导体存储器进行描述之前，前面所提到的现有技术中的半导体存储器将参照附图1和2进行解释。

图1示出了在现有技术中的半导体存储器中的电路块的布局。

如图所示，引脚阵列位于半导体存储器的中心线上。也即，数据终端(以下称为DQ)引脚阵列36位于半导体存储器的左侧，地址引脚阵列37在右侧。

存储单元阵列，E、F、G和H位于DQ引脚阵列36和地址引脚阵列37的两边。Y地址缓冲器33位于芯片的近中心部分。从地址缓冲器33输出的信号200输入到Y地址译码器23和24，用于在数据读出或写入存储单元阵列G和H的情况下控制其中的存储单元的Y地址，上述存储单元阵列G和H位于地址阵列的两侧，从地址缓冲器33输出的信号200也输入到Y地址译码器21和22，用于在数据读出或写入存储单元阵列E和F的情况下控制其中的存储单元的Y地址，上述存储单元阵列E和F位于DQ引脚阵列的两侧。

另外，在芯片上，设有数据放大器25、26、27和28，用于放大从存储单元阵列E、F、G和H读出的数据，和用于生成信号的电路块29、30、31和32，所述信号分别启动数据放大器25、26、27和28。由电路块29生成的数据放大启动信号202输入到数据放大器25。由电路块30生成的数据放大启动信号204输入到数据放大器26。

由电路块31生成的数据放大启动信号206输入到数据放大器27。由电路块32生成的数据放大启动信号207输入到数据放大器28。由数据放大器25、26、27和28生成的信号经过读-写总线，并通过输出电路34输出到DQ管脚。