[发明专利]包括互导受控的振荡电路的PLL振荡电路

说明书

本发明涉及PLL电路和为PLL电路产生基准振荡的电路。本发明尤其涉及减小由谐波分量产生的噪声的方法及电路。

图1是表示一普通PLL振荡电路的方框图。在图1中，振荡电路17产生一振荡信号，该振荡信号被基准计数器4分频为一基准信号。压控振荡器(VCO)1输出一振荡信号，该振荡信号被信号计数器3分频为一时钟信号。该基准信号和该时钟信号提供给鉴相器5。电荷泵6把其由鉴相器5的输出确定的输出提供给低通滤波器(LPF)2。该VCO按照该低通滤波器2的输出进行振荡。

图2是表示把该普通PLL振荡电路用作本振的一选呼无线电接收机的结构的方框图。天线(ANT)51接收的接收信号被放大器(RFAMP)52放大并经由带通滤波器(BPF)53传送至乘法器(1STMIX)54。相应于图1所示振荡电路的一振荡电路的输出经由倍频电路59传送至乘法器(1STMIX)54。该乘法器54的输出通过带通滤波器(BPF)55，然后传送至乘法器(2NDMIX)56。一振荡信号从相应于图1所示振荡电路的振荡电路60传送至乘法器56。乘法器56的输出通过带通滤波器(BPF)57，然后传送至解调器(DEMOD)58。

图3表示电容三点式石英振荡电路，而图4表示该电容三点式石英振荡电路的电等效电路。

为了使接收机具有出色的无线电性能，减小PLL振荡电路产生的各种噪声是很重要的。鉴相器的死区性能、比较频率造成的基准泄漏、低通滤波器(LPF)的频率性能等都对压控振荡器(VCO)的载波噪声比(C/N)有影响，并且还确定了接收机的灵敏度抑制性能。

此外，石英振荡电路或VCO电路中的谐波分量噪声造成寄生干扰。为了抑制这种寄生干扰，需要限制振荡电路的振荡电平不要太大并在各个电路部分的各级之间插入滤波器。这样就能够减小振荡电路中的谐波分量噪声。

如上所述，问题是在这种石英振荡电路中出现了谐波分量。如果能够使振荡输出更加接近正弦波振荡，就能够减小谐波分量的强度。为此，需要抑制振荡幅度以便振荡电路的输出幅度不受电源电压或晶体管集电极饱和的限制。

但是，如果减小石英振荡电路的振幅，则起振性能恶化，于是PLL振荡电路的锁定时间变长。在具有执行省电功能的系统的设备中，把人PLL振荡电路接通到接收机接通(开始接收操作)的时间间隔称为起振容限。于是接收机的设计将使得PLL振荡电路的锁定在起振容限内完成。如果随着锁定时间的变长而把起振容限定得较大，则电池寿命将缩短。

连同以上说明一起，日本公开专利申请(JP-62-36921)描述了PLL系统偏频合成电路。在该参考文献中，混频器根据外界提供的RF正弦信号对压控振荡器的输出信号进行频率变换。第一鉴相器比较被该混频器下变频的信号和偏频信号的频率。第二鉴相器比较压控振荡器的输出信号和RF正弦信号的频率。最大值电路选择第一鉴相器的输出和第二鉴相器的输出中的较大者，并将选定的输出作为控制信号提供给该压控振荡器。

本发明的目的是提供一振荡电路和使用了该振荡电路的一锁相环(PLL)振荡电路，在该锁相环(PLL)振荡电路中，噪声可得到减小。

本发明的另一目的是提供一振荡电路和使用了该振荡电路的一锁相环(PLL)振荡电路，在该锁相环(PLL)振荡电路中，功耗可得到降低。

本发明的再一目的是提供控制振荡以便减小噪声和降低功耗的方法。

为了实现本发明的一个方面，一锁相环(PLL)振荡电路包括一第一振荡电路、一锁定检测器和一基准振荡电路。该第一振荡电路产生具有第一频率的一振荡信号并根据一基准信号控制该第一频率。该锁定检测器检测该振荡信号和该基准信号之间的相位锁定，产生一锁定检测信号。该基准振荡电路包括一石英振荡元件，产生该基准信号。该基准振荡电路的振荡状态根据该锁定检测信号来控制。

该基准振荡电路可包括产生一第二信号的一振荡电路、分频该第二信号以产生基准信号的一分频器和一控制电路。该控制电路响应一起动信号控制该振荡电路，使之以第一互导进行振荡，响应锁定检测信号控制该振荡电路，使之以比第一互导小的第二互导进行振荡。

当该振荡电路以第一互导进行振荡时，其负阻的绝对值是石英振荡元件等效电阻的3到10倍，而当其以第二互导进行振荡时，其负阻的绝对值等于石英振荡元件的等效电阻。