[发明专利]时钟控制方法及其控制电路

权利要求书

1.一种时钟控制电路，该时钟控制电路至少配有一个时序平均化电路，相对于从第一和第二输入端输入的第一和第二信号，生成具有按预定比例内分所述第一和第二信号时间差的时间差信号，并从输出端输出，

其特征在于，在所述时序平均化电路的第一和第二输入端供给第一和第二时钟信号，生成具有将所述第一和第二时钟信号脉冲间的时间差内分的时间差的时钟信号。

2.一种时钟控制方法，其特征在于，在相对于从第一和第二输入端输入的第一和第二信号生成具有按预定比例将所述第一和第二信号时间差内分的时间差信号并从输出端输出的时序平均化电路中，通过输入具有时间差的第一和第二时钟信号，生成将所述第一和第二时钟信号脉冲间的时间差内分的时钟，以降低抖动。

3.一种时钟控制电路，该时钟控制电路配有一个时序平均化电路，至少包括一个时序分割电路，根据输入给第一和第二输入端的第一和第二信号，相对于所述第一或第二信号的脉冲上升沿或脉冲下降沿的跃迁边沿，将所述第一和第二信号间的时间差按预定比例内分的时间差部分延迟，生成跃迁信号，从输出端输出，

其特征在于，配有将输入的时钟分割成第一、第二时钟信号，并供给所述时序平均化电路的装置。

4.一种时钟控制电路，其特征在于，

(a)将并联的两个时序分割电路所构成的时序平均化电路进行多级串联，所述时序平均化电路依据输入给第一和第二输入端的第一和第二信号，以所述第一和第二信号中跃迁时序快的一方作为基准，将所述第一和第二信号间的时间差内分的时间差部分延迟，生成跃迁信号，从输出端输出，

(b)将第一和第二时钟信号同时输入给构成初级时序平均化电路的所述各时序分割电路的第一和第二输入端，

(c)将来自前级时序平均化电路的所述各时序分割电路输出端的第一和第二信号同时输入给构成后级时序平均化电路的所述各时序分割电路的第一和第二输入端，

(d)取出来自最后级时序平均化电路的各时序分割电路输出端的第一和第二输出信号。

5.如权利要求3或4的时钟控制电路，其特征在于，将与输入的多相时钟信号的相数对应的时序平均化电路进行多级串联，所述时序平均化电路由并联的所述时序分割电路构成。

6.一种时钟控制电路，其特征在于，该时钟控制电路配有：

(a)输入相位相互不同的多个时钟，并相对于所述多个时钟生成一个时钟的跃迁时序和与时钟间的相位差对应的多个控制信号的装置，

(b)利用所述控制信号进行开关控制，控制对电容器的充电和放电的开关组，

(c)将所述电容器的端电压切换成逻辑信号输出的装置，和

(d)通过错开所述开关组的开关开关控制时序，使所述电容器的充电或放电速度可变的装置，

(e)配有输出内分所述时钟间相位差的相位差时钟信号的时序分割电路。

7.一种时钟控制电路，其特征在于，该时钟控制电路包括：

(a)相对于相位相互不同的多相时钟，配有生成内分预定组的时钟间相位差的相位差信号的至少一个时序分割电路的时钟相数部分，

(b)相对于所述多个时序分割电路的输出，生成预定组的输出间相位差部分的时间宽度信号的装置，和

(c)依据时钟相数部分生成的这些信号，组合预定组的两个信号，生成多相时钟的装置。

8.一种时钟控制电路，其特征在于，该时钟控制电路包括：

(a)多级串联的时序平均化电路，所述时序平均化电路由两个并联的时序分割电路构成，该时序平均化电路依据输入给第一和第二输入端的第一和第二信号，以所述第一和第二信号中跃迁时序快的一方作为基准，将所述第一和第二信号间的时间差内分的时间差部分延迟，生成跃迁信号，从输出端输出；

(b)分频电路，将输入的时钟信号分频成第一、第二时钟信号输出；

(c)将来自所述分割电路的第一、第二时钟信号同时输入给构成初级时序平均化电路的并联的所述各时序分割电路的第一和第二输入端；

(d)将来自前级时序平均化电路的所述各时序分割电路输出端的第一和第二输出信号同时输入给构成后级时序平均化电路的所述各时序分割电路的第一和第二输入端；

(e)将来自最后级时序平均化电路的各时序分割电路输出端的第一、第二输出信号作为输入并进行多路输出的合成电路。