[发明专利]制造具有不同栅氧化物层的半导体器件的方法

说明书

本发明涉及半导体器件的制造，特别涉及在单个芯片中形成不同栅氧化物层的方法。

近来向着高密度集成电路发展的趋势使芯片密度增加，而减小了建立在芯片上的晶体管的尺寸和栅氧化物的厚度。

图1示意性地表示相对于高电压逻辑器件和正常电压逻辑器件的电场(MV/cm)和栅氧化物厚度()之间的关系。如图所示，随着栅氧化物厚度的减小，栅氧化物击穿的可能性增加。为避免这个问题，已经降低了操作芯片所需要的电源电压(V_DD)。由于降低的电源电压引起功率和速度的下降，所以需要减小栅氧化物层的厚度以解决这种低功率和速度问题。

众所周知，晶体管特性可以通过减小栅氧化物厚度同时保持电源电压为恒定电平而提高。另一方面，可以通过降低电源电压同时保持栅氧化物厚度为恒定水平来减少功耗。因此，要求减小栅氧化物厚度而不会击穿，同时保持所谓的“恒定电场比例(scaling)定律”的恒定电场。

DRAM或MDL工业近来的趋势是由单元阵列占据的芯片面积正在增加。因此，如果形成的栅氧化物层在整个单个芯片上具有相同的厚度，则单元阵列区的栅氧化物首先易被击穿。而且，由于超过电源电压(V_DD))的电压(V_HDD)提供给单元阵列内部，所以施加于其上的电场增加，这增加了栅氧化物击穿的可能性。

由于单元阵列区中的单元密度每一阶段增加四倍，所以需要受控阈值电压对抗子阈值漏电和栅长度变化，即需要短沟道效应余量。除了短沟道余量以外，还需要增加外围区中的漏饱和电流(I_DSAT)。

为克服上述问题，已经公开了几种方法。一种方法是增加沟道区中的掺杂浓度，以便根据短沟道效应而调节阈值电压。但是掺杂浓度的增加会降低击穿余量并增加用于所给栅长度的阈值电压变化。换言之，栅长度余量减少了。

另一种方法是在不同的芯片上而不是在单个芯片上制造单元阵列区和外围区。但是该方法的缺点是需要的工艺复杂并且不适于以低成本制造。

鉴于上述问题而做出本发明，因此本发明的目的是提供在单个芯片中形成不同栅氧化物层的方法，特别涉及在形成栅电极之后形成不同栅氧化物层的方法。本发明的关键特征在于，通过取决于有源宽度的尺寸的氧化工艺形成不同的栅氧化物层。与有源宽度相关的氧化工艺是在形成完整的晶体管(侧壁间隔层的形成)之后进行的。

在半导体衬底中和半导体衬底上确定有源区(例如单元阵列区和外围区)的不同尺寸。在整个有源区上以相同的厚度形成第一薄栅氧化物层。在有源区的薄氧化物层上形成不同的栅图形。该栅图形在平行于宽度方向穿过有源区。在窄有源区(单元阵列区)中形成栅图形使得在相邻栅图形之间具有窄的距离，而在宽的区域(外围区)中使得在相邻栅图形之间具有宽的距离。在构图的栅的侧边上形成栅间隔层。进行临界湿氧化并由此在窄有源区(单元阵列区)中生长薄氧化物层。该湿氧化容许栅氧化物的生长在窄有源区中比在宽有源区(外围区)中程度更大。这样，在一个芯片上形成了不同的栅氧化物层，即在单元阵列区中的厚栅氧化物层和在外围区中的相对薄的栅氧化物层。

在氧化工艺过程中，不容易发生沿着栅长度的氧化作用，而氧化剂容易通过叠加在场氧化物层上的栅扩散。因此，如果有源宽度较窄(在单元阵列区中)，氧化剂从栅宽度方向(即从场氧化物)较厚地生长薄栅氧化物层。另一方面，如果有源宽度较宽(在外围区中)，考虑到有源尺寸，来自栅宽度方向的氧化剂的量较少，从而薄栅氧化物层的厚度变化可以忽略不记。因而，可以在个芯片上形成不同栅氧化物层。

通过参照附图使本发明更容易被理解，其目的对于本领域技术人员也更明显，其中：

图1示意地表示相对于高电压逻辑器件和正常电压逻辑器件的电场(MV/cm)和栅氧化物厚度()之间的关系；

图2表示单元密度度数和其单元效率之间的关系；

图3A和3B表示半导体衬底的顶视平面图，在该半导体衬底中形成多个栅图形，它们贯穿由场氧化物层包围的有源区，即分别为单元阵列区和外围区；

图4A-4B分别为在形成栅图形之前沿着图3A的线A-A’和B-B’截取的剖面图；

图4C-4D分别为在形成栅图形之前沿着图3B的线C-C’和D-D’截取的剖面图；

图5A-5D分别表示在形成栅图形的图4A-4D所示之后的工艺步骤；

图6A-6D分别表示在形成栅间隔层和然后进行氧化工艺的图5A-5D所示之后的工艺步骤；