[发明专利]非易失性半导体存储器

权利要求书

1、一种非易失性半导体存储器，包括：存储单元阵列，具有由1个存储单元(MC)和夹着其的2个选择晶体管(ST1、ST2)构成的存储单元组；位线(10b、BL)，被连接在上述2个选择晶体管的一方；读出放大器(13、S/A)，被连接在上述位线上具有闩锁功能，其中：上述存储单元，具备具有浮动栅和控制栅的叠栅构造。

2、如权利要求1所述的非易失性半导体存储器，其特征在于：上述2个选择晶体管(ST1、ST2)，具有和上述存储单元(MC)相同的构造。

3、如权利要求1所述的非易失性半导体存储器，还包括：装置(17)，在上述存储单元阵列中，当对连接在所选控制栅线上的1页份的存储单元s中的被选择的存储单元s进行数据变更的情况下，将上述1页份的存储单元的数据读出到上述读出放大器，在上述读出放大器中对与上述1页份的数据中的与上述所选存储单元对应的数据进行数据改写，消除上述1页份的存储单元s的数据，将上述读出放大器的数据编程在上述1页份的存储单元中。

4、如权利要求3所述的非易失性半导体存储器，其特征在于：上述所选存储单元的数据，是字节数据以及页数据中的一方。

5、一种非易失性半导体存储器，包括：存储单元阵列，具有由1个存储单元(MC)和夹着其的2个选择晶体管(ST1、ST2)构成的第1存储单元组以及由多个存储单元(MC)构成的第2存储单元组；位线(10b、BL)，被共用连接在上述第1以及第2存储单元组上；读出放大器(13、S/A)，被连接在上述位线上具有闩锁功能，其中：上述第1以及第2存储单元组内的存储单元s，具备分别具有浮动栅和控制栅的叠栅构造。

6、如权利要求5所述的非易失性半导体存储器，其特征在于：上述第2存储单元组，是串联连接上述多个存储单元的NAND单元、以及并联连接上述多个存储单元的AND单元、以及并联连接上述多个存储单元的DINOR单元中的1个。

7、如权利要求5所述的非易失性半导体存储器，其特征在于：上述2个选择晶体管(ST1、ST2)，具有和上述存储单元(MC)相同的构造。

8、如权利要求5所述的非易失性半导体存储器，还包括：装置(17)，在上述存储单元阵列中，当对连接在所选控制栅线上的1页份的存储单元s中的被选择的存储单元s进行数据变更的情况下，将上述1页份的存储单元s的数据读出到上述读出放大器，在上述读出放大器中对在上述1页份的数据s中与上述所选存储单元s对应的数据进行数据改写，消除上述1页份的存储单元s的数据，将上述读出放大器的数据编程在上述1页份的存储单元s中。

9、如权利要求8所述的非易失性半导体存储器，其特征在于：上述所选存储单元数据，是字节数据以及页数据中的一方。

10、一种非易失性半导体存储器，包括：存储单元阵列，由包含存储单元(MC)的存储单元组构成；位线(10b、BL)，被连接在上述存储单元组上；读出放大器(13、S/A)，被连接在上述位线上具有闩锁功能；装置(17)，当对连接在所选控制栅线上的1页份的存储单元s中的所选存储单元s进行数据的变更的情况下，将上述1页份的存储单元s的数据读出到上述读出放大器中，在上述读出放大器中对在上述1页份的数据中与上述所选选择单元s对应的数据进行数据改写，消除上述1页份的存储单元s的数据，将上述读出放大器的数据编程在1页份的存储单元s中。

11、如权利要求10所述的非易失性半导体存储器，其特征在于：上述存储单元组，是由1个存储单元和夹着其的2个选择晶体管构成的存储单元组、串联连接多个存储单元的NAND单元、并联连接多个存储单元的AND单元、以及并联连接多个存储单元的DINOR单元中的1个。

12、如权利要求10所述的非易失性半导体存储器，其特征在于：与上述所选存储单元s对应的数据，是页数据以及字节数据中的一方。