[发明专利]具有非易失性存储器的信号处理装置及非易失性存储器的编程方法

说明书

本发明涉及具有至少一中央处理单元(CPU)和一能从外部重写的非易失性存储器的信号处理装置和该非易失性存储器的编程方法。

近年来，随着半导体生产技术的发展，具有高集成度和高密度的半导体器件变得较容易实现了。例如，在一单个基片上集成有CPU和存储器和其他不同类型和应用的半导体电路，如专用集成电路(ASIC)的大量半导体器件已经被实现。

作为这样半导体器件的一个举例，例如，具有一CPU和一用于存储控制该CPU操作的程序的非易失性存储器和进而被用于写入和读出原始数据的，例如，一SRAM的存储器的半导体器件被一起构成在它的基片上。这里，作为存储该程序的非易失性存储器，例如有，只读存储器(ROM)或一能被重写和半永久式地存储写入数据的EEPROM。

在这样的半导体器件中，根据来自外部的需要，重写在该非易失性存储器中存储的程序，能够实现可编程半导体器件，根据用户的需要，可实现不同的功能，和能够提供高度灵活性的半导体器件。

在这样可编程半导体器件中，有不同类型的可重写非易失存储器。重写程序的不同，取决于该类型。在过去，是根据该半导体器件中固有的重写程序执行重写。这里，用于执行重写程序的程序被称为数据重写程序。那就是，通常必须准备用于使用不同类型的非易失性存储器的每个半导体器件的一重写程序。

为便于重写在一半导体器件的非易失性存储器中存储的程序代码数据，等等(为方便起见，以下简称为“数据”)，通常一写入装置被连接到将被重写的半导体器件和该写入装置被用于重写作为在半导体器件中操作该CPU的数据。应注意，数据重写这里包括，例如，根据依赖于非易失性存储器类型的需要的数据的擦除，局部擦除，写后校验，等等。

作为半导体器件中的非易失性存储器的重写装置的一个举例，有一个日本未审查专利，公开(KoKai)号5-189584中，披露了这方面的技术。在该例中，数据重写程序被预先装载到该半导体器件中。即，一存储器，例如，用于存储设置在半导体器件中的数据重写程序的ROM。当重写该数据时，CPU从该ROM装载该数据重写程序，然后根据该装载的程序，控制该数据的重写。

图1示出由一半导体器件和一用于重写数据到该半导体器件的写入装置构成的一系统的配置举例。如所示的，半导体器件10a由微处理器20a，开关30，功能电路40和50，和一连接器70构成。写入装置60通过提供数据重写的所必须的重写数据和命令的连接器70，传送写入数据到微处理器20a。

该微处理器20a是由ROM切换电路21，闪速EEPROM22，数据接收器(UART)23，一CPU24，一ROM(引导ROM)25，一SRAM26构成。

在上述微处理器20a中的每个单元电路通过数据总线和控制信号线(为了方便以下简称“总线”)传送数据和控制信号。进而，该微处理器20a借助于功能电路40和50，通过同一总线100，传送数据或控制信号。

在微处理器20a中，数据接收器23从写入装置60接收数据和通过总线100传送该数据到CPU24。

该CPU24通过总线100输出数据或控制信号到其他单元电路，以便控制该单元电路的操作。

该ROM切换电路21，根据来自开关30的切换信号S30，输出一启动信号，用于启动闪速EEPROM(以下称为闪速存储器)22或ROM25。

该闪速存储器22存储用于控制该CPU24操作的命令或其他数据。应注意，该闪速存储器22中存储的数据是在写入装置60控制的基础上被重写。

该ROM25存储数据重写程序。

该SRAM26暂存通过总线100传送的数据和输出暂存的数据到其他单元电路。

在通常操作期间，具有一固定电平的信号S30被从开关30输出。相应地，该ROM切换电路21输出该启动信号到闪速存储器22。在此情况下，在半导体器10a的初始化期间，该CPU24从闪速存储器22装载由ROM切换电路21选择的命令和数据，然后，根据装载的命令操作。例如，CPU24通过总线100，控制功能电路的40和50的操作，以便实现一希望的功能。

通过图2所示流程的程序该数据被重写。在该数据被重写中，用于切换该开关30的控制信号Sc被从写入装置60输入。相应地，该开关30切换(步骤SS1)和输出不同于通常操作的信号S30。