[发明专利]直接数字综合器

说明书

本发明涉及一种改进的直接数字综合器。

直接数字综合器(DDS)是一种产生周期性波形的电子电路技术。直接数字综合器产生数字数据码流，利用数模变换器(DAC)该数据流被变换为模拟波形。直接数字综合器以高频率(例如，大于100MHz)为时钟对二进制累加器进行记数(一般大于或等于24比特)进行工作的。

实质上，累加器是具有一个输入端和一个输出端的加法器电路。在每个时钟信号下，输入值被加到当前输出值上和累加器的输出假设为一个新的和。通常称为控制字的输入信号规定计数增量的幅度。如果控制字是250，则累加器将按0、250、500、750、1000、…的序列进行计数，直至翻滚和继续。

一种公知的直接数字综合器1表示在图1中。实质上是一个可变控制字的值“N”从微处理器(μP)3被装入控制寄存器2。例如，具有诸如250的可变值“N”的控制字被输入到累加器4。累加器4相加当前计数值A到以前计数值B上并输出组合的计数值或输出和到查找表6。然后查找表6提供一个输出到数模变换器(DAC)8。这种直接数字综合器的工作是按照以下描述的。

接收由计数值A和以前计数值B组成的累加输出的查找表6存储代表被综合的信号的幅度的值，该信号例如可以是一个正弦波信号。当累加器4步进通过其计数范围时，查找表6输出一个例如正弦波或其它波形的数字表示。然后来自查找表6的输出被输入到DAC8。DAC8输出按被累加器4的最大计数(例如，对24比特计数器的224被时钟频率乘)除的控制字的幅度建立的频率的模拟波形。因此，如果控制字“N”具有250的值，和60MHz的时钟速率计数24比特的累加器4，输出信号的频率将是894.1Hz。251的控制字“N”产生频率897.6Hz的输出信号。因此，从一个高频时钟，直接数字综合器1产生宽范围精密受控频率的周期模拟信号。

设计一种有效的DDC需要平衡电路速度、复杂性和功能的相矛盾的各种要求。以累加器为基础DDC提供了一种通用目的功能，因为它可以加任何数到它的当前输入值上。这种通用性使得电路慢而复杂。在过去，为了试图扩展DDC1的潜在应用范围而增加工作频率的情况下，曾利用流水线型加法器电路，或者利用更为昂贵的诸如基于发射极耦合逻辑电路之类的数字逻辑处理。虽然利用增加速度的流水线型加法器电路，控制字可以被加到当前计数值上，但这种电路制造起来是非常复杂的，从而增加了成本。

在致力于说明实现这种诸如累加器4之类的通用目的累加器的数字逻辑方程中，曾使用Cypress公司4.2版本的WARP2 VHDL(非常高速的集成电路硬件描述语言)编译器(compiler)。对于24比特累加器这种语言产生需要的逻辑方程，在时钟信号的上升沿使累加器加24比特输入值N[23：0]到当前输入值D[23：0]。

--> beginif(clock′event and clock＝′1′)thenD＜＝D+N；end if；end process accumulator；end DDS.]]>

利用上述的码，VHDL编译器综合一个24比特累加器。24个输出D[23：0]的方程表示在附加的附录A。以Cypress IncorporatedProgrammable Logic(CIPL)器件为目标的合成逻辑含有128个宏单元和640个乘积项。宏单元和乘积项数是用于表征可编程逻辑装置的复杂性的复杂程度的通用度量。当优化最快度量速度时，要求128个宏单元中的55个；和要求640个唯一的乘积项中的210个，和最大时钟速率是52.6MHz。当优化最小度量面积时，则要求128个宏单元中的55个；和要求640个唯一的乘积项中的165个，和最大时钟速率是14.5MHz。