[发明专利]具有双重高速缓冲映射存储器的高速缓冲存储器系统

说明书

本发明有关于一种电脑高速缓冲存储器系统，尤指一种包含有二高速缓冲映射存储器的电脑高速缓冲存储器系统。

请参阅图1，图1为已知用于一电脑10的高速缓冲存储器系统12的功能方框图。电脑10包含有一中央处理器14，一第一地址总线16，电连接于处理器14，用来传递可读取(access)一主存储器18内各储存地址20的数据地址(data address)22，以及一第一数据总线24，电连接于处理器14及主存储器18之间，用来传递数据。数据地址22包含有一低位阶的高速缓存线地址(cache line address)以及一高位阶的区间地址(block address)。

高速缓冲存储器系统12包含有一高速缓冲数据存储器(cache datamemory)26，一高速缓冲映射存储器34，以及一高速缓存控制器36用来控制高速缓冲存储器系统12的操作。高速缓冲数据存储器26是电连接于一第二地址总线28及一第二数据总线30，其包含有复数个储存地址32用来暂时存放主存储器18中的数据以供处理器14使用。高速缓冲数据存储器26的各储存地址32内的数据可由第二地址总线28的高速缓存线地址来读取。

高速缓冲映射存储器(cache tag memory)34是电连接于第二地址总线28，其包含有复数个储存地址38，高速缓冲映射存储器34的复数个储存地址38是与高速缓冲数据存储器26的复数个储存地址32相对应，用来暂时存放高速缓冲数据存储器26内相对应的储存地址32内所存的数据的区间地址。

当处理器14欲将一数据读出或写入高速缓冲存储器系统12时，处理器14会将该数据于主存储器18内的数据地址22经由第二地址总线28传至高速缓冲存储器系统12，数据地址22中的高速缓存线地址会使高速缓冲映射存储器34内相对应的储存地址38内所存的区间地址输出至高速缓存控制器36，而高速缓存控制器36则会将数据地址22中的区间地址与储存地址38内的区间地址做比较。若数据地址22中的区间地址与储存地址38内的区间地址相符时，高速缓存控制器36会将处理器14传来的数据经由第二数据总线30写入高速缓冲数据存储器26中与数据地址22的高速缓存线地址相对应的储存地址32中，或是将储存地址32内所存的数据经由第二数据总线30传至处理器14。若数据地址22中的区间地址与储存地址38内的区间地址不符时，高速缓存控制器36会启动一交换(swap)程序将高速缓冲数据存储器26中与数据地址22中的高速缓存线地址相对应的储存地址32内所存的数据更新为主存储器18中于数据地址22所存放的数据，并且更新高速缓冲映射存储器34内相对应的储存地址38内所存的区间地址。

每当数据地址22中的区间地址与储存地址38内的区间地址不符时，高速缓存控制器36会更新高速缓冲数据存储器26中的储存地址32内所存的数据，并会更新高速缓冲映射存储器34内相对应的储存地址38内所存的区间地址。倘若处理器14欲读取某一很少用到的数据，高速缓存控制器36仍会大费周章地启动该交换程序来更新储存地址32、38内的数据，如此很浪费电脑10运算的时间。

因此，本发明主要目的在于提供一种包含有二高速缓冲映射存储器的电脑高速缓冲存储器系统来解决上述问题。