[实用新型]多倍记忆容量的记忆体模组

说明书

本实用新型涉及一种记忆体模组。

目前，一般电脑所使用的随机存取记忆体模组(memory module)，在一长片状的电路板上面装设数个封装完成的记忆体成品，而得以组成不同记忆容量的随机存取记忆体模组。

而时下的随机存取记忆体因应市场的需求，所需的记忆容量也越来越大，但是，习知的记忆体晶片因先经过塑胶封装，所以其体积比较大，又因电路母板的面积为规格化，其所得应用的面积为固定尺寸，因此，在电路母板上无法再借加装记忆体成品数量方式，以增加随机存取记忆体的记忆容量。

因习知的记忆体成品的接脚设备在两侧，如：TS、OP、SOJ等，使得封装记忆体成品所占的面积较大，因而，有以BGA、CSP、COB、FliP、Chip等封装制作法制成的记忆体成品，因上述的封装方法所制成的接脚点位在下方，所以得缩小记忆体成品的封装面积，因而得在电路母板上装设较多的记忆体成品，使得随机存取记忆体模组有较大的记忆容量。

然而，此种借缩小记忆体成品所占的面积，以增加装设记忆体成品数量而加大随机存取记忆体模组的记忆容量的方法并无法多倍数增加，甚至无法以倍数的方法增加，因而无法达到市场上记忆容量的要求。

本实用新型的目的是提供一种多倍记忆容量的记忆体模组，它是把记忆体模组叠装成具有倍数记忆容量的记忆体模组，并且把它们装设在电路母板上，使该电路母板在不变更尺寸规格的情况下得以倍数的方式增加记忆容量。

下面结合附图和实施例对本实用新型进一步说明。

图1本实用新型第一实施例剖视图。

图2本实用新型第一实施例叠装剖视图。

图3本实用新型第一实施例装设在电路母板上的示意图。

图4本实用新型第二实施例剖视图。

图5本实用新型第二实施例图4的一种组合状态图。

图6本实用新型第二实施例图4的另一种组合状态图。

图7本实用新型第三实施例剖视图。

图8本实用新型第四实施例剖视图。

图9本实用新型第五实施例剖视图。

图10本实用新型第五实施例图9的一种组合状态图。

图11本实用新型第五实施例图9的另一种组合状态图。

图12本实用新型一种使用状态示意图。

图13本实用新型一种使用状态剖视图。

图中：记忆体晶片1、接点12、支持球13、子板2、导电垫圈21、电路板22、锡球3、电路母板4、记忆体成品5、接脚51、散热片6、记忆体模组10、单一记忆体模组10a。

首先，如图1所述，第一实施例是把数个记忆体晶片1以覆晶式(F1ipchip)排列装设在一长片状的子板2底面上，并在子板2底面上装设有数个锡球3，使其构成一记忆体模组10，而该记忆体模组10底面的锡球3叠装在另一记忆体模组10’的子板顶面上，如图2所示，使其连续叠装成具有多倍记忆容量的记忆体模组，又位于在最底面的子板10’的子板顶面上，如图2所示，使其连续叠装成具有多倍记忆容量的记忆体模组，又位于最底面的子板10’得借其底面的锡球3组装在一电路母板4上，如图3所示。

根据上述构造，由于记忆体晶片1装设在长片状的子板2上，使其构成一记忆体模组10，而得将其叠装成具有多倍记忆容量的记忆体模组，再将其装设在电路母板4上，因此，得以增加随机存取记忆体模组的记忆容量。

因借叠装记忆体模组10即可增加记忆容量，因此，得以缩小其整体装置在电路母板4上的面积，而不需改变电路母板4的尺寸规格，即得以倍增的方式增加随机存取记忆体的记忆容量。

如图4所示，第二实施例是把数个记忆体晶片1以导线晶片(Lead on chip)排列装设在一长片形状的子板2顶面上，使记忆体晶片1得以中间位置，以接线11装设在子板2上，并在子板2的底面上装设有数个锡球3，使其构成一记忆体模组10，而该记忆体模组10底面的锡球3得叠装在另一记忆体模组10’的子板2顶面上，使其得连续叠装成具有多倍记忆容量的记忆体模组，又位于在最底面的子板2借其底面的锡球3组装在一电路母板4上，依此结构，同样得以增加随机存取记忆体模组的记忆容量。

又上述导线晶片(Lead on chip)把数个记忆体晶片1装置在子板2上的记忆体模组10’，把记忆体晶片1以导线晶片(Lead on chip)装设在子板2的底面上，使位于在最底面的记忆体模组10’的记忆体晶片1可与上述的锡球3同样位于在子板2的底面，而位于在上一层记忆体模组10的记忆体晶片1仍位于在顶面，同样使位于在上一层的记忆体模组10底面的锡球3可组装在最底层记忆体模组10’顶面上，如图5所示，同样达到增加随机存取记忆体模组的记忆容量的目的。