[发明专利]数字重放信号处理装置

权利要求书

1．一种数字重放信号处理装置，用于从高频截止型数字记录装置的记录媒体当中读出所记录信号，其包括：

一读取头，用来读出所记录信号并将它释放作为一模拟重放信号；

一低通滤波器，用来从该模拟重放信号当中除掉高频噪声；

一模拟/数字变换器，用来将所述低通滤波器所滤波的模拟重放信号变换成一数字重放信号；

一FIR滤波器，用来利用一自适应均衡系数对该数字重放信号进行滤波：

一自适应均衡系数设定器，用来利用(a，b，b，a)定义的局部响应的冲击响应特性使该数字重放信号的冲击响应均衡，并确定该自适应均衡系数，将FIR滤波器所滤波的数字重放信号释放作为一经均衡数字重放信号；

一相位比较器，用来根据该数字重放信号或经均衡数字重放信号检测一相位误差信号；

一局部响应瞬态判定器，响应所述FIR滤波器输出信号，用来产生一瞬态数据判定信号并送至所述自适应均衡系数设定器和所述相位比较器；

一维特比解码器，用来将该FIR滤波器所释放的经均衡数字重放信号解码成一判定用数据；

一环路滤波器，用来对所述相位比较器检测出的相位误差信号进行滤波；

一数字/模拟变换器，用来将所滤波的相位误差信号变换成一模拟信号；以及

一电压控制振荡器，由所述数字/模拟变换器的输出信号控制，以产生一时钟信号送至所述维特比解码器。

2．如权利要求1所述的数字重放信号处理装置，其中所述FIR滤波器包括：

一延迟元件阵列，具有一系列按行互相连接的延迟元件，用来使输入信号经每一元件延迟1T；

多个乘法器，分别配置成将均衡系数与该输入信号或位于所述延迟元件阵列至少两个以上连续的延迟元件之后的所述延迟元件阵列的一节点所释放的一延迟信号相乘；以及一加法器，用来累加所述乘法器的输出信号。

3．如权利要求1所述的数字重放信号处理装置，其中所述自适应均衡系数设定器设有为一均衡目标的(a，b，b，a)型冲击响应或局部响应，并配置成适时更新该自适应均衡系数用于改变(a，b，b，a)中数值a和b，使得所述局部响应瞬态判定器的瞬态数据判定信号与经均衡数字重放信号之差的均方为最小，由此可获得该局部响应的所需特性。

4．如权利要求1所述的数字重放信号处理装置，其中所述局部响应瞬态判定器具有将与较低阶或任何2电平检测一起进行的电平判定所确定的数据变换为用于自适应均衡的局部响应的判定电平的功能，以及瞬态识别过零区的功能。

5．如权利要求1所述的数字重放信号处理装置，其中所述维特比解码器包括：

一分支量度运算器，具有一用来改变与局部响应(a，b，b，a)对应的维特比判定电平的装置；

一路径量度运算器，响应一控制信号发生器所送出的一选择信号，以累加所述分支量度运算器的输出信号；

该控制信号发生器，通过比较所述路径量度运算器的输出信号与所述分支量度运算器的输出信号，产生表明一被选取几率最高的路径的选择信号；以及

一路径存储器，具有状态存储器，使得自适应均衡系数的设定与(a，b，b，a)型局部响应兼容。

6．如权利要求3所述的数字重放信号处理装置，其中所述自适应均衡系数设定器配置成压缩nT(n=l，2，3，…)间隙处均衡系数的更新时间。

7．如权利要求5所述的数字重放信号处理装置，其中所述维特比解码器配置成消除受码长限制的路径，并可通过改变局部响应(a，b，b，a)中数值a和b来任意修改维特比判定电平。

8．如权利要求1，3，5和7中任一项所述的数字重放信号处理装置，其中局部响应(a，b，b，a)为(3，4，4，3)。