[发明专利]降低信号相位调制的数字控制电路

说明书

本发明涉及降低信号相位调制(抖动)的数字控制电路。同时可以通过本电路实施脉冲速率变换。

在专业术语中，信号的相位调制通常称作“抖动”。这个抖动大多数是正弦形的，并且通过一个抖动频率和一个抖动幅度确定。

在数字信号处理中拟定，尽可能地没有模拟成分。特别是应当实现，电路完全可以构造在一个没有外围元件的集成电路中。根据技术情况，降低相位调制的电路(抖动衰减器)通常需要外围元件。因此附加产生工艺和温度的依赖性和外围元件的非线性。同时在印刷电路板上消耗多个位置，并且产生较高的费用。已知的抖动衰减器还始终包含模拟电路。因此另外产生工艺依赖性、在抖动衰减响应中的非线性，并且也可能产生谐振问题。

虽然例如已经从US 5 493 243 A1中公开了数字抖动衰减器。可是该衰减器具有一个相对较大的“固有抖动”，也就是说一个系统内在的相位调制。该已知的数字抖动衰减器此外有一个依赖相位差的校正时间间隔和相位差的非时间连续的获得和求值。

从US 5 502 750 A1和US 5 602 882 A1中分别公开了对于接收信号的抖动衰减器。对此在相位比较器之后布置一个正反向计数器。

本发明的任务在于，数字地并且没有使用外围元件地产生一个无相位调制的(消除抖动的)脉冲(时钟)，该脉冲可以精确地跟随频率的动态改变。

根据本发明，通过一个多相位脉冲发生器解决该任务，这个发生器产生一个脉冲的N个相位，该脉冲总计为抖动信号的M倍，并且通过一个具有适合于该脉冲的N个相位的N个输入端和一个提供输出信号的输出端的乘法器解决这个任务，其中输出信号和抖动信号与相位比较器的输入端连接，其输出信号被供给σ-Δ调制器，其输出信号用于控制乘法器。基本上已知σ-Δ调制器。可是迄今在技术情况中这个调制器仅仅用于获得非整数的极小部分的频率。σ-Δ调制器的原理基于相位误差累加。随着每个基本脉冲，重新计算在基本脉冲和由调整所要求的脉冲之间的相位误差并求值。

为了也可以处理较大的相位差，优选，在相位比较器和σ-Δ调制器之间布置一个相位差累加器和一个相位差变换器。

如果在主脉冲和抖动信号之间存在非整数比例，则经过一个另外的用于脉冲速率变换的σ-Δ调制器把抖动信号供给相位比较器的输入端。

对此，为了降低电源消耗和对相位差累加器、相位差变换器与σ-Δ调制器的部件的速度要求优选，通过一个分频器电路降低输出信号，并且已降低的输出信号被供给相位差累加器和σ-Δ调制器。σ-Δ调制器的输出信号经过一个边缘识别电路被供给乘法器和分频器电路，其中由主脉冲输出信号控制控制这个边缘识别电路。

对此特别优选，分频器电路的分频比与输出信号同抖动信号的比一致，可能地在通过另外的σ-Δ调制器的脉冲速率变换之后。

抑制相位调制的σ-Δ调制器可以特别有利的并且简单地作为二进制加法器实施，其对来自相位比较器的值求和，并且加法器的上溢输出和下溢输出可以直接用作校正指令的产生。

相位差累加器主要具有一个用于识别相位探测器的上溢和下溢的电路，其输出端与一个计数器连接，该计数器在每个上溢时向上计数，并且在每个下溢时向下计数。

下面根据在附图中说明的详细阐述本发明。图示：

图1根据本发明电路的一个粗略的方框图；

图1a图1的电路图的补充变型；

图2本电路的相位差累加器的方框图；

图3适合于相位调制衰减的σ-Δ调制器的方框图；

图4用于脉冲速率变换的σ-Δ调制器的方框图；和

图5分频器和乘法器控制电路的方框图。

图1指出了一个根据本发明的数字控制电路的粗略方框图，该电路用于减少信号的相位调制，包括在使用σ-Δ调制器情况下的脉冲速率变换在内。对此一个抖动输入信号SYNC与一个主脉冲MCLK进行比较。后者同时表明该电路的输出信号。已确定的相位差在一个σ-Δ调制器中积分。σ-Δ调制器的原理基于相位误差累加。随着每个基本脉冲重新计算在MCLK和由调整所要求的MCLK之间的相位误差并同时求值。因此应当数字地并且没有使用外围元件地产生一个消除抖动的时钟MCLK，其必须适合于在2.048/1.544MHz的频率范围或多倍的该频率范围内的E1/T1应用。