[发明专利]临时指令与非临时指令共享的高速缓存结构

说明书

发明背景

1发明领域

本发明总的涉及到处理器领域，更具体地，本发明涉及到为临时指令与非临时指令提供共享的高速缓存结构的技术。

2相关技术说明

使用具有处理器的高速缓存器有利于减小内存访问时间。高速缓存结构的基本思想是将访问最频繁的指令和数据保留在快速高速缓存器中，平均内存访问时间接近高速缓存器的访问时间。为得到尽可能快的操作速度，一般的的处理器实施高速缓存分级结构，即将高速缓存器分为不同层次。高速缓存器的不同层次对应于到处理器核心的不同距离。高速缓存器离处理器越近，数据访问速度越快。但是，数据访问速度越快，数据存储所需的代价就越高。因此，高速缓存器级越近，高速缓存器就越快、越小。

经常通过其命中率来检测高速缓存器的性能。当处理器访问内存并在高速缓存器中找到某字时，就认为是产生命中。如果在高速缓存器中没有找到该字，该字就在主内存中并视此为未命中。如果发生了未命中，就通过访问在索引了的入口生成一个分配。访问可以是向处理器装入数据，或从处理器向内存存入数据。缓存的信息由高速缓存器保留直到不再需要、无效或被其它数据替代时为止，这时释放高速缓存器入口。

在实行高速缓存分层时的处理器中，比如具有L1和L2高速缓存器的Pentium ProTM处理器，更快更小的L1层比L2层离处理器更近。当处理器请求可高速缓存数据，如装载指令，请求首先送至级L1。如果要求的数据在L1层，就提供给处理器。否则，L1未命中并将请求传送给L2层。同样，如果L2层命中，数据送到L1和处理器核心。如果L2未命中，请求传送到主存储器。主存储器响应级L2的未命中，将请求的数据提供给L1、L2及处理器核心。

一般地，存储在高速缓存器的数据类型包括程序的激活部分和数据。高速缓存器存满时，必须替代高速缓存器中现有的存储数据行，为新请求的数据行腾出空间。一个这样的替代技术包括应用最近最少使用算法(LRU)，用新的请求行替代最近最少使用的数据行。在Pentium Pro^TM处理器中，由于L2比L1大，一般L2将L1中所有数据R和通过LRU算法在L1中被替代的其它数据行。

美国专利申请序列号为08/7677，950，1996年10月17日提交，题为“高速缓存器分层管理”，公开了一项通过使用与指令相关的位置因素来分配高速缓存器的技术。当处理器访问内存使数据在处理器和内存之间的传送时，根据与指令相关的位置因素，将访问分配给高速缓存器不同的层，或根本不分配给高速缓存器。某些指令使用得很少。比如，非临时预取指令预加载处理器没有立即要求，但在不远的将来请求的数据。这样的数据一般只用一次，在很近的将来不会再用，术语称“非临时数据”。频繁使用的指令叫“临时数据”。对非临时数据而言，由于数据不经常使用，优化性能命令高速缓存的应用编码和数据不会被这些不常用数据写满。为解决这个问题，申请序列号为08/767，950的美国专利申请通过提供与高速缓存器独立的缓冲区来存储不频繁使用的数据，如非临时预取的数据。但是，使用额外的，独立的缓冲区既占空间又花费很高。

因此，需要这样一项技术：不使用独立的缓冲区，为临时指令与非临时指令提供共享的高速缓存结构。

发明简述

这是一种提供高速缓存器管理的方法和系统。该系统包括一个主存储器、一个连接到主存储器的处理器、和至少一个连接到处理器用于缓存数据的高速缓存器。该至少一个高速缓存器具有至少两条高速缓存路线，每条路线包括多个组。多个组中的每个具有表明至少两条高速缓存路线是否含非临时数据的位。处理器从主存储器或至少一个高速缓存器其中之一访问数据。

附图简述

本发明通过图示来说明，而不是限制。相同标号表示相同部件。

图1是执行本发明的计算机系统的一个实施方案的电路框图，其中高速缓存器用于计算机系统的主存储器与处理器之间的数据访问。

图2是执行本发明的计算机系统的第二实施方案的电路框图，其中两个高速缓存器被设置为高速缓存器层次，用于计算机系统的主存储器与处理器之间的数据访问。

图3是一个框图，图示了实施本发明技术的一个实施方案的高速缓存器的结构组成。

图4示出了根据本发明的一个实施方案的高速缓存器管理技术。

图5A和图5B图解了根据本发明的一个实施方案中，临时指令命中高速缓存器组0的路线2前后的高速缓存器构成的一个示例。

图6A和6B图解了根据本发明的一个实施方案中，临时指令命中高速缓存器组0的路线2前后的高速缓存器构成的另一个示例。