[发明专利]半导体存储装置

说明书

本发明涉及一种半导体存储装置，特别是涉及带有分层型字线构成的半导体存储装置。

为了缓和配线间距，在近年的高速、高密度DRAM(dynamic randomaccess memory)中采用分层型字线构成。这是由主字线和副字线这2层构成字线而成的。其中1例为公开于日本国特开平6-195964号公报(1994年7月15日公开)中的DRAM。在T.sugibayashi,eta1.,“A 30ns 256MbDRAM with Multi-Divided Array Structure”,ISSCC,Digest of TechnicalPapers,pp50-51，Feb.,1993中表示使用了非多路的地址输入的DRAM的例子。根据这些以往例，只有与公共的主字线相关的多根副字线之中的一部分被激活。

但是，以往即便在依次或随机激活与公共的主字线相关的多根副字线的情况下，如下(1)主字线的激活、(2)副字线的激活、(3)副字线的非激活、(4)主字线的非激活这样的次序被反复。因此，每当改变激活的副字线就必须重新选择主字线，无法提高行存取的速度。

本发明的目的就是为了提高带有分层型字线构成的半导体存储装置的行存取速度。

 为了达到此目的，本发明所采用的构成具备有用于激活某主字线的第1机构和在此主字线被持续激活期间用于改变与此公共的主字线相关的多根副字线之中的被激活的副字线的第2机构。根据此构成，在依次或随机激活与公共的主字线相关的多根副字线的情况下，可以在固定主字线的选择后改变激活的副字线，因此，与以往相比提高了行存取速度。最好采用这样的构成，即只要在特定的模式通过所给的控制分组被指定时上述第2机构就动作。

下面对附图进行简单说明。

图1为表示与本发明相关的半导体存储装置的构成例的框图。

图2为表示图1的半导体存储装置中所给的详细的控制分组的时序图。

图3为表示图1的存储组的详细构成的图。

图4为表示图3中的读出放大器驱动器、读出放大器及列开关的详细构成的电路图。

图5为用于说明由图1中的模式判定器判定的3种模式的图。

图6为表示图1的半导体存储装置的动作例的时序图。

图7为表示图1的半导体存储装置的其他动作例的时序图。

图8为表示图3中的副字译码器的详细构成例的电路图。

实施发明的最佳样例

以下参照附图对与本发明的半导体存储装置的实施例进行说明。

图1表示与本发明相关的DRAM芯片的构成例。此DRAM芯片除了各自带有分层型字线构成的4个存储组(BANK0-3)10、11、12、13之外还具备有接口14、模式判定器15、主字预译码器16、副字预译码器17和列预译码器18。接口14与外部时钟(CLK)信号同步地输入控制分组PKT。PKT如图2所示那样由4位(PKT0-3)构成。在此例中，在CLK信号的4个脉冲周期内，每个存储组的表示模式指定的3位M0-3、表示行地址的6位RA0-5、表示列地址的6位CA0-5通过PKT被输入到该DRAM芯片。如图1所示，模式指定M0-3被输入到模式判定器15。行地址RA0-5之中表示主字地址MWA的部分和表示副字地址SWA的部分分别被输入到主字预译码器16和副字预译码器17。列地址CA0-5被输入到列预译码器18。模式判定器15判定M0-3指定哪种模式并把与该判定结果相应的控制信号送往各电路模块。在图1中表示有每个存储组的主字改变使能(MEN0-3)信号、每个存储组的副字改变使能(SEN0-3)信号、每个存储组的列改变使能(CEN0-3)信号。主字预译码器16、副字预译码器17和列预译码器18分别把主字预译码(MPD)信号、副字预译码(SPD)信号、列预译码(CPD)信号各自送往BANK0-3。还有，在图1中省略了数据的输入输出通路、电路模块之间的时序信号及其他的控制信号的显示。