[发明专利]产生精确的低噪声周期信号的系统

说明书

发明领域

本发明涉及通信系统。特别是，本发明涉及用来产生在通信系统中用到的精确的低噪声周期信号的系统和技术。

相关技术的描述

在各种需求应用中运用周期电子信号，其中上述需求应用包含用来调制和解调在模拟电路中的信号以及数字电路的时钟的基准振荡器(referenceoscillator)。这种应用通常要求十分精确的低噪声信号，它所消耗的功能最小同时在很宽的范围内能够保持精确性。

在诸如码分多址(CDMA)通信系统的数字通信系统中，这种信号的精确性十分重要。在CDMA系统中，通常将某一范围内的频率转换成不同的频率范围或频带。时钟信号的精确性影响了频率转换的精确性。例如，在CDMA蜂窝电话网中，在移动接收机中的本机振荡器(LO)提供周期信号，它促进将入局射频(RF)信号到中频(IF)信号的转换。如果本机振荡器的频率不精确，那么可能将经转换信号转换到所需IF频带范围外。

数字通信系统可采用多种方法中的一种来解调数字化调制的波形。这种方法包括二进制-相移键控法(BPSK)、正交相移键控法(QPSK)、偏移QPSK(OQPSK)、M进制相移键控法(MPSK)或正交幅度调制(QAM)。该系统通常需要锁定接收到的RF信号。调制器锁定在该信号上的能力以及由测得的位误码率(BER)与理论上的BER之比恶化所表示的性能都受到所产生的时钟信号的相位噪声的影响。

通常由具有特定模拟调谐电路的晶体振荡器产生在数字通信系统中用到的周期信号，其中上述特定模拟调谐电路用来响应于高BER调节振荡器的频率。一般，所附的模拟调谐电路十分昂贵和庞大。

另一种精确但昂贵的振荡器是压控温度补偿晶体振荡器。然而，自身用到的这些振荡器的频率范围受到限制。这通常限制移动接收机的信号锁定能力。另一方面，由压控振荡器(VCO)用一个或多个锁相环(PLL)来产生相对精确的周期信号。PLL是输出被相位锁定在输入信号上的信号的电路。PLL提高频率精确度，并降低由VCO输出的周期信号的任何相位噪声，而且扩展了可能的输出频率范围。到PLL的输入信号作为参考信号，并通常由另一个PLL、直接数字合成器(DDS)、压控振荡器或数字控制振荡器(NCO)来提供。

通过改变诸如环路反馈分频比(feedback divide ratio)的特定PLL参数，可分级(in step)调节输出频率。该级距大小决定了PLL的频率分辨率(frequency resolution)并级距还有赖于某些PLL参数。

必须根据单个周期信号产生几个不同的频率，以驱动在电路中的不同本机振荡器。通常用PLL来根据单个周期信号合成在精确的频率下的周期信号范围。

然而，由传统振荡器驱动的PLL通常受到很多限制。例如，PLL的输出通常包含明显的寄生噪声。此外，由于差的频率分辨率导致所允许的输出频率范围相对受到限制，而且由于设计的限制导致只在粗调频率分级中可调节PLL本身。

为了减小寄生噪声并增加频率分辨率，通常采用两个PLL。附加PLL提供向主PLL提供输入或参考信号，并改善对参考频率的控制。这导致输出周期信号的频率分辨率和精度高。

然而，第二PLL表示附加硬件，它占用了宝贵的电路板空间并消耗功率。附加功率消耗在范围电话中特别成问题，因为移动单元的电池寿命是十分重要的考虑因素。此外，这种系统的低切换次数导致主PLL的输出在环路校正之间明显地漂移(wander)。

为了克服由于采用两个PLL所导致的限制，通常用DDS代替第二个PLL来向主PLL提供参考信号。DDS一般提高频率分辨率以及PLL的切换速度，同时提高了PLL设计的灵活性。然而，典型的DDS驱动PLL同样存在着明显的限制。

典型的DDS用多位数字-模拟变换器(DAC)。如在现有技术中已知的那样，多位DAC受到硬件限制，它导致由采用这些装置的电路输出的信号产生过冲(glitch)。当少于DAC中的所有位时，过冲结果同时改变。于是，当它们的适当值产生位变化时，输出波形呈现临时错误值。这种过冲导致在十分接近于所需输出频率的DAC输出处出现寄生频率音调(frequency tone)(即，过冲噪声)。寄生音调可恶化PLL性能。