[发明专利]模乘法的电路及其方法

权利要求书

1．用于执行模数乘法的一个数据处理系统(26)，包括：

一个乘法器(56)，具有用于接收二进制数据值A和B的输入(48,46)；

一个加法器(58)，具有连接到乘法器的一个输出的一第一输入，被连接成用于接收一个部分乘积的一第二输入(50)，和用于提供一个相加值的一个输出；和

一个模归约器(60)，具有连接到加法器(58)的输出的一第一输入，被连接成用于接收一个二进制值N的一第二输入(52)，和用于提供具有形式为(A^*B/R mod N)的一个数据值的一个输出，其中通过将二进制数据值N进行对齐，并且当相加值的一个预定比特位置具有一个逻辑值为1的状态时将二进制数据值N添加到相加值上，来产生一个归约值的一个最低有效数据比特。

2．如权利要求1的这个数据处理系统，其中当确定了归约值的所有比特时，数据值被归约到一个0。

3．一个智能卡(10)，包括：    

一个数据总线(15)，用于将数据传送到智能卡的一个输出；和

一个协处理器(26)，被连接到数据总线上，以将一第一数字(A^*Rmod N)乘以一第二数字(B^*R mod N)，并且产生一个乘积(A^*B^*Rmod N)，在乘法期间通过将其除以一个值N来使乘积(A^*B^*R mod N)归约一个模数N，其中A和B是整数，N是一个模数计数，并且是一个奇数值，R是一个整数值，并且模数乘法是基于一个值()的，其中是在将第一和第二数字进行相乘时被决定的。

4．如权利要求3的智能卡，其中协处理器(26)包括：

一个乘法器(56)，连接到数据总线，以接收数据，其中这个数据包括在乘法器的一第一输入(46)上所接收的一第一操作数和在乘法器的一第二输入(48)上所接收的一第二操作数，其中这个乘法器从这第一和第二操作数产生一个乘积；

一个加法器电路(58)，具有连接到乘法器以接收乘积的一第一输入，被连接成用于接收前一个部分乘积的一第二输入(50)，和提供这个乘积和前一个部分乘积的和的一个输出；和

一个模归约器(60)，具有连接到加法器电路的输出的一第一输入，被连接成用于接收二进制值N的一第二输入(52)，提供一个被归约的乘积的一个输出，其中这个被归约的乘积为一个偶数值。

5．用于与一个互联网进行通信的一个加密系统(10)，包括：

一个中央处理单元(18)，具有一个用于传送数据的数据总线(15)；和

一个加密加速器模块(26)，被连接到数据总线，以将一第一数字(A^*R mod N)乘以一第二数字(B^*R mod N)，并且产生一个乘积(A^*B^*R mod N)，在乘法期间通过将其除以一个值N来使乘积(A^*B^*R mod N)归约一个模数N，其中A和B是整数，N是一个模数计数，并且是一个奇数值，R是一个整数值，并且模数乘法是基于一个值()的，其中是在将第一和第二数字进行相乘时被决定的。

6．如权利要求5的这个加密系统(10)，其中这个加密加速器模块(26)包括：

一个乘法器(56)，连接到数据总线，以接收数据，其中这个数据包括在乘法器的一第一输入(46)上所接收的一第一值和在乘法器的一第二输入(48)上所接收的一第二值，其中这个乘法器从这第一和第二值产生一个乘积；

一个加法器电路(58)，具有连接到乘法器以接收乘积的一第一输入，被连接成用于接收前一个部分乘积的一第二输入(50)，和提供这个乘积和前一个部分乘积的和的一个输出；和

一个模归约器(60)，具有连接到加法器电路的输出的一第一输入，被连接成用于接收二进制值N的一第二输入(52)，提供一个被归约的乘积的一个输出。

7．如权利要求6的这个加密系统(10)，进一步包括一个存储器(64)，这个存储器(64)具有被连接到模归约器(60)的输出的一个输入，和具有被连接到加法器电路的第二输入的一个输出。