[发明专利]可配置的硬件块

说明书

本发明涉及一种如权利要求1的前序部分所述的装置，也即可配置的硬件块，它被设计用来根据其配置读出存于存储装置之内的数据，并对读出的数据进行算术及/或逻辑处理，然后把表示该处理结果的数据写入所述的存储装置。

长期以来，我们已经知道有许多实施形式的可配置硬件块。另外，诸如PAL(可编程阵列逻辑)、GAL(普通阵列逻辑)等所谓的现场可编程的逻辑元件也被视为这种硬件块。

可编程的硬件块也可以应用在程控单元之中；已知它们可应用在所谓的>S<puter之中。

直到前不久，诸如微处理器、微控制器等程控单元几乎都是按照已知的Von-Neumann模型进行设计的。尽管(譬如根据Harvard-模型)已脱离装设分开的代码及数据存储区，但现今在执行(相关作用或操作的)指令时几乎都是纯粹按顺序的。

指令的顺序处理限制了处理指令的最大速率。

通过所谓的RISC处理器可实现非常高的速率。该处理器具有缩减的指令系统，并由此可实现用固定连接的硬件来代替通常被用来对需处理的指令进行解码和执行的微程序。这还可以实现非常快而有效地工作的指令流水线和指令执行单元，这样，平均每个处理器脉冲就能执行将近一个指令。然而，由于前后的处理和结果都是按顺序的，所以即便利用RISC处理器也不能实现每处理器脉冲执行一个指令。

每处理器脉冲能处理多于一个指令的程控单元为上文已经提到的>S<puter。譬如在EP 0825540 A1中就曾讲述过这种>S<puter。

>S<puter的基本结构如图3所示，下面参考附图来对此进行讲述。

出于完整性的原因，需要指出的是，此处只部分地示出和讲述所述的>S<puter、尤其是其处理指令的部分(针对当前所考察的可配置的硬件块，只讲述对其有意义的部分)。

图3所示的>S<puter包括一个预解码单元1、指令缓冲器2、解码重命名及装载单元3、s语句变化单元(s单元)4、数据高速缓冲器5、以及存储器接口6，其中，s单元4包括有结构编程缓冲器(可编程结构缓冲器)41、具有可编程结构的功能单元42、整型/地址指令缓冲器43和寄存器块(整型寄存器文件)44。

所述>S<puter的特殊性尤其在于其s单元4，准确地说是功能单元42。该功能单元42是一种可结构化的硬件，它可根据>S<puter所执行的指令或指令序列进行动态地配置，使得能够执行由指令或指令序列所规定的作用或操作。

由>S<puter执行的指令(准确地说是表示该指令的代码数据)从图中未示出的存储器出发，经过存储器接口6到达预解码单元1，并在此进行预解码；在此，譬如可以在所述的代码数据中插入一些信息，该信息可以使稍后在解码重命名及装载单元3中的解码变得更容易。然后，所述的代码数据经过指令缓冲器2到达该解码重命名及装载单元3，并在此对由代码数据表示的指令的执行进行预处理。该预处理包括代码数据的解码、功能单元42的配置或结构化、整型寄存器文件44的初始化或管理、以及按需要进行配置的功能单元42的启动。

通过采用表示所需配置的配置数据来实现所述功能单元42的结构化或配置，而且该配置数据从解码重命名及装载单元3被写入到可编程结构缓冲器41中。所述表示所需配置的配置数据是在解码重命名及装载单元3内创建的；但它们也可以以编码的形式而包含在所述的编码数据之中。

功能单元42被设计用来从寄存器文件44及/或数据高速缓冲器5中读取数据，并对读出的数据进行算术及/或逻辑处理，然后把表示该处理结果的数据写入寄存器文件44和/或数据高速缓冲器5之中；因此它(即功能单元42)是一种如权利要求1的前序部分所讲述的可配置的硬件块。

在对寄存器文件44进行合适的初始化和对功能单元42进行合适的配置时，由所述功能单元42的工作来完成那些通过执行如下指令而导致的作用或操作，即所述寄存器文件44的初始化和功能单元42的配置就是基于该指令而产生的。

众所周知，对于通过执行指令所导致的作用而言，如果用相应配置的硬件(功能单元42)来执行它，则要比由常规程控单元在“标准”的算术逻辑单元(ALU)中执行这些指令时快得多。这在如下情形尤其是这样，即所述的硬件(功能单元42)作如此配置，使得通过其工作可实现与执行多个相继的指令(包括多个指令的宏指令)相一致的结果。