[实用新型]内存芯片或模块的组装结构无效
| 申请号： | 00250720.X | 申请日： | 2000-08-24 |
| 公开（公告）号： | CN2445549Y | 公开（公告）日： | 2001-08-29 |
| 发明（设计）人： | 陈汉平 | 申请（专利权）人： | 陈汉平 |
| 主分类号： | H05K13/00 | 分类号： | H05K13/00;H01L21/82 |
| 代理公司： | 北京三友专利代理有限责任公司 | 代理人： | 李强 |
| 地址： | 台湾省*** | 国省代码： | 台湾;71 |
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| 摘要： | 一种内存芯片或模块的组装结构,包括有一至多个组装数据线、组装地址线、组装控制线;第一群和第二群的两组各至少一个内存次组装,每个次组装都含有一至多个次组装数据线、次组装地址线和次组装控制线;一个内存存取控制单元其中第一群和第二群的内存次组装都至少包含一个部分损坏的次组装;第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域;其中该内存存取控制单元依照内存地址区域,在恰当的时段周期,引动第一群内存次组装或第二群内存次组装。 | ||
| 搜索关键词： | 内存 芯片 模块 组装 结构 | ||
【主权项】：
1、一种内存芯片或模块的组装结构，其特征在于：其包括有：(a)一至多个组装数据线；(b)一至多个组装地址线；(c)一至多个组装控制线；(d)第一群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(e)第二群至少一个内存次组装，每个次组装含有一至多个次组装数据线，一至多个次组装地址线，和一至多个次组装控制线；(f)一个内存存取控制单元；其中第一群内存次组装至少包含一个部分损坏的次组装；其中第二群内存次组装也至少包含一个部分损坏的次组装；其中第二群内存次组装占用与第一群内存次组装部份或全部重叠的内存地址区域；其中该内存存取控制单元依照内存地址区域，在恰当的时段周期，引动第一群内存次组装或第二群内存次组装。
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