[发明专利]倍频延时锁相环无效
| 申请号： | 00806940.9 | 申请日： | 2000-05-01 |
| 公开（公告）号： | CN1349683A | 公开（公告）日： | 2002-05-15 |
| 发明（设计）人： | 保罗·W·德蒙 | 申请（专利权）人： | 睦塞德技术公司 |
| 主分类号： | H03L7/081 | 分类号： | H03L7/081;H03L7/16;H03K5/15 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 朱进桂 |
| 地址： | 加拿大*** | 国省代码： | 暂无信息 |
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| 摘要： | 一种倍频电路(100),其包括其一端接收参考时钟(102)并且用于从多个周期匹配的延时元件(101)中的各个元件产生时钟抽头输出端的延时线;时钟组合电路(TOG),其响应用于成对的抽头输出从各个所述抽头输出对产生输出时钟脉冲的上升沿和下降沿,从而所述输出时钟周期小于所述输入时钟周期。该延时线可以包含在延时锁相环内以便使延时元件(101)的周期匹配。提供多个组合电路单元(TOG),每个单元具有分别连接到预定数量延时级抽头输出端的输入端,每个单元提供互补输出。选择器(106)是响应来自相位检测器(112)的选择控制信号用来选择一个组合单元一对互补输出中的一个的输出。 | ||
| 搜索关键词： | 倍频 延时 锁相环 | ||
【主权项】：
1.一种倍频电路包括：(a)在其一端接收参考时钟信号并且用于从多个周期匹配的延时元件的各个元件产生时钟抽头输出的延时线；(b)时钟组合电路，其对成对的抽头输出做出响应用于从各个所述对产生一个输出时钟脉冲的上升沿和下降沿，从而所述输出时钟周期小于所述输入时钟周期。
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