[发明专利]时钟控制电路和时钟控制方法无效
| 申请号： | 01110002.8 | 申请日： | 2001-03-23 |
| 公开（公告）号： | CN1319788A | 公开（公告）日： | 2001-10-31 |
| 发明（设计）人： | 佐伯贵范 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G06F1/10 | 分类号： | G06F1/10;H03K5/13 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 汪惠民 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | 提供可以消除使用PLL电路时发生的中心频率变化和反馈回路引起的偏差等从而可以大大降低相位误差的时钟控制电路。具有生成并输出将输入时钟1倍增而成的多相时钟的倍增用转换器10、输入从倍增用转换器10输出的多相时钟并输出其中的2个的开关20、输入所述开关的2个输出并输出将这2个输出的相位差内分的信号的微调用转换器30和可变地控制开关20的切换和所述微调用的转换器30的内分比的控制电路40。 | ||
| 搜索关键词： | 时钟 控制电路 控制 方法 | ||
【主权项】：
1．一种时钟控制电路，其特征在于：在包含多个输出将2个信号间的相位差内分的信号的电路的倍增用转换器中，包含根据输入时钟生成相位相互不同的多个倍增时钟，包含输入从所述倍增用转换器输出的相位相互不同的多个倍增时钟中的2个时钟而输出将所述2个时钟间的相位差内分的信号的至少1个相位调整用转换器。
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