[发明专利]触发器设计的改进

摘要

具有锁存电路27和30的可扫描异步置位和/或清零触发器。锁存电路27包括反相器28和与非门29。锁存电路30包括反相器31和三态或非门32。当CLK(时钟输入信号)和CLRZ(清零输入信号的反相)都为低时,三态或非门32的输出被强迫为低。由此,反相器31的输出为低,从而输出信号Q被强迫为低和反相输出信号QZ被强迫为高。当CLK为高和CLRZ为低时,与非门29的输出被强迫为高,从而反相器28的输入为高而反相器31的输入为低,借此迫使Q为低和QZ为高。由此,当CLRZ为低时,所述输入Q和QZ被分别强迫为低和高,而不用考虑所述CLK的输入状态。

主权项

1.一种触发器，包括：一个数据输入端；一个数据输出端；一个置位信号输入端；一个时钟信号输入端；和至少一个级，该级包括：一个被连接用于从所述数据输入端接收数据信号的输入节点；一个输出节点；一个内部节点；第一选通装置，用于响应所述时钟信号在其中所述级输入节点处的逻辑信号被传送给所述内部节点的导通状态和高阻抗状态之间交替转换；耦合到所述内部节点的缓存器装置，用于在所述级的输出节点处提供经过反相或未经过反相的在所述内部节点处的所述逻辑电平；和第二选通装置，该装置被耦合以利用所述置位信号逻辑组合在所述级输出节点处的逻辑信号并将所述逻辑组合的结果提供给所述内部节点，所述逻辑组合是当所述置位信号被激活时，所述第二选通装置的输出被置位为高或低逻辑电平中特定的一个，其中，所述触发器还包括一个用于响应在所述第二选通装置响应所述置位信号将所述内部节点置位成所述特定逻辑电平之前的一个时间点处的所述置位信号在所述内部节点处提供所述特定逻辑电平的装置。