[发明专利]输出相对输入时钟具有固定相位差的时钟的PLL电路无效

专利信息
申请号: 01125559.5 申请日: 2001-08-13
公开(公告)号: CN1354562A 公开(公告)日: 2002-06-19
发明(设计)人: 伊藤良明 申请(专利权)人: 三菱电机株式会社
主分类号: H03L7/06 分类号: H03L7/06
代理公司: 中国专利代理(香港)有限公司 代理人: 刘宗杰,叶恺东
地址: 日本*** 国省代码: 暂无信息
权利要求书: 查看更多 说明书: 查看更多
摘要: 一种输出相对输入时钟具有固定相位差的时钟的PLL电路,以往PLL电路存在的问题是难以输出具有90度相位差的时钟。本发明是将输入输入时钟CLK和反馈时钟FBCLK的PFD电路1的正输出作为CP电路3的正输入,将输入输入时钟CLK的反相时钟和反馈时钟FBCLK的PFD电路2的负输出作为CP电路3的负输入。
搜索关键词: 输出 相对 输入 时钟 具有 固定 相位差 pll 电路
【主权项】:
1.一种PLL电路,设有检测输入时钟与反馈时钟的相位差的第1相位比较器;检测上述输入时钟的反相时钟与上述反馈时钟的相位差的第2相位比较器;分别将上述第1相位比较器的正输出输入正输入端子、将上述第2相位比较器的负输出输入负输入端子的供给泵;在上述供给泵输出的控制下振荡输出时钟的电压控制振荡器。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于三菱电机株式会社,未经三菱电机株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/01125559.5/,转载请声明来源钻瓜专利网。

×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top