[发明专利]输出相对输入时钟具有固定相位差的时钟的PLL电路无效
申请号: | 01125559.5 | 申请日: | 2001-08-13 |
公开(公告)号: | CN1354562A | 公开(公告)日: | 2002-06-19 |
发明(设计)人: | 伊藤良明 | 申请(专利权)人: | 三菱电机株式会社 |
主分类号: | H03L7/06 | 分类号: | H03L7/06 |
代理公司: | 中国专利代理(香港)有限公司 | 代理人: | 刘宗杰,叶恺东 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | 一种输出相对输入时钟具有固定相位差的时钟的PLL电路,以往PLL电路存在的问题是难以输出具有90度相位差的时钟。本发明是将输入输入时钟CLK和反馈时钟FBCLK的PFD电路1的正输出作为CP电路3的正输入,将输入输入时钟CLK的反相时钟和反馈时钟FBCLK的PFD电路2的负输出作为CP电路3的负输入。 | ||
搜索关键词: | 输出 相对 输入 时钟 具有 固定 相位差 pll 电路 | ||
【主权项】:
1.一种PLL电路,设有检测输入时钟与反馈时钟的相位差的第1相位比较器;检测上述输入时钟的反相时钟与上述反馈时钟的相位差的第2相位比较器;分别将上述第1相位比较器的正输出输入正输入端子、将上述第2相位比较器的负输出输入负输入端子的供给泵;在上述供给泵输出的控制下振荡输出时钟的电压控制振荡器。
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