[发明专利]非易失性半导体存储装置

摘要

非易失性半导体存储装置包括将具有第1、第2MONOS存储单元的存储单元多个排列构成存储单元阵列。设置分别与多个存储单元的各群连接的沿第1方向延伸的多个比特线，在多个比特线的每一个两侧设置与第2方向上相邻2个存储单元连接的第1控制门和第2控制门。设置在多个比特线的每一个两侧上的第1和第2控制门具有端部之间分别连接的2个连接部。比特线在一方端部具有凸出部。凸出部，具有比存储单元的各群所设置的区域中的比特线的宽度要宽的幅度区域。

主权项

1.一种非易失性半导体存储装置，其特征是具有将包括由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域，设置与多个存储单元的各群分别连接的沿所述第1方向延伸的多个比特线，在所述多个比特线的每一个的两侧设置连接在所述第2方向上相邻的2个存储单元上的第1控制门以及第2控制门，设置在所述多个比特线的每一个两侧上的第1以及第2控制门具有端部之间分别连接的2个连接部，所述多个比特线的每一个具有一方端部在第1方向上从在所述第2方向相邻的比特线的端部向外侧凸出的凸出部，所述凸出部具有比所述多个存储单元的各群所设置的区域中的比特线的幅度要宽的幅度区域。