[发明专利]CMOS存储电路的泄漏电流减少有效
| 申请号： | 200480009091.X | 申请日： | 2004-04-02 |
| 公开（公告）号： | CN1768390A | 公开（公告）日： | 2006-05-03 |
| 发明（设计）人： | 陈楠;钟成;迈赫迪·哈米迪·萨尼 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G11C11/412 | 分类号： | G11C11/412;G11C11/417 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 | 代理人： | 王允方 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明提供一种CMOS集成电路(例如，SRAM或DRAM)，其被分成一核心块、一外围块和一保留块。所述核心块包括在所有时刻都被通电的电路(例如，存储单元)且直接耦接到电源和电路接地端。所述外围块包括可被通电或断电且通过一个头开关(head switch)耦接到电源和/或通过一个脚开关(foot switch)耦接到电路接地端的电路。可用高阈电压(高Vt)FET装置建构所述开关和所述核心块以减少泄漏电流。可用低Vt FET装置建构所述外围块以进行高速操作。所述保留块包括将信号线(例如，字线)保持在一预定的电平上的电路(例如上拉装置(pull－up device))，以便当所述外围块断电时可保持所述核心块的内部状态。 | ||
| 搜索关键词： | cmos 存储 电路 泄漏 电流 减少 | ||
【主权项】：
1.一种集成电路，其包含：一核心块，其由复数个高阈电压(高Vt)场效应晶体管(FET)装置组成；一外围块，其由复数个低阈电压(低Vt)FET装置组成；和至少一个开关，其耦接到所述外围块且可操作以给所述外围块通电或断电。
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