[发明专利]用于逻辑电路中时钟分布的延迟匹配有效
| 申请号： | 200480023470.4 | 申请日： | 2004-07-29 |
| 公开（公告）号： | CN1836196A | 公开（公告）日： | 2006-09-20 |
| 发明（设计）人： | 奥克塔维安·弗洛里斯卡 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G06F1/04 | 分类号： | G06F1/04 |
| 代理公司： | 北京市金杜律师事务所 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 用于对逻辑电路内分布的信号之间的传播延迟差进行补偿的技术。延迟匹配电路模拟由触发器产生的内部的时钟至Q的延迟。延迟匹配电路置于待重新分布的诸如时钟信号的原始信号的传播路径中。一般来说，延迟匹配电路可以包括一个具有特定配置的传输门多路复用器。延迟匹配电路施加了一个延迟，基本等于通过原始信号的分频形式所得到的时钟至Q的延迟。以这种方式，延迟匹配电路确保原始信号和分频信号的上升沿和下降沿基本对准，使得能够同步操作。因此延迟匹配电路能够使重新分布的信号和分频信号相同步。 | ||
| 搜索关键词： | 用于 逻辑电路 时钟 分布 延迟 匹配 | ||
【主权项】：
1.一种时钟分布电路，包括：一个时钟源，以生成一个时钟信号；一个时钟分频器，以分频所述时钟信号并产生一个分频时钟信号，并且所述时钟分频器包括一个触发器，该触发器将一个第一传播延迟引入到所述分频时钟信号；和一个延迟匹配电路，以分布所述时钟信号，并且将一个第二传播延迟引入到所述时钟信号，所述第二传播延迟基本匹配于由所述触发器在所述分频时钟信号中引入的所述第一传播延迟。
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