[发明专利]具有多个时钟域的集成电路的测试无效
| 申请号： | 200680004435.7 | 申请日： | 2006-02-09 |
| 公开（公告）号： | CN101156076A | 公开（公告）日： | 2008-04-02 |
| 发明（设计）人： | 托马斯·F·瓦尔叶斯;理查德·莫雷 | 申请（专利权）人： | NXP股份有限公司 |
| 主分类号： | G01R31/3185 | 分类号： | G01R31/3185 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 朱进桂 |
| 地址： | 荷兰艾*** | 国省代码： | 荷兰;NL |
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| 摘要： | 一种集成电路，包括多个时钟域(10、12)。测试数据通过扫描链(100、14、104)移位进入集成电路。在测试模式下，中断第一时钟域(10)的功能输出与第二时钟域(12)的功能输入之间的连接。从扫描链(100、14、104)向功能输入施加测试数据，并从功能输出捕获测试响应。当在扫描单元(21)中捕获测试结果时，使用延迟电路(24、28)来延迟从扫描单元(21)至功能输入的测试结果传送，以确保时钟域之间的定时差不影响测试。随后，将测试结果移位通过扫描链。 | ||
| 搜索关键词： | 具有 时钟 集成电路 测试 | ||
【主权项】：
1.一种测试准备集成电路，包括：-第一和第二时钟域(10、12)，分别包括具有功能输出的第一功能电路(102)和具有功能输入的第二功能电路(120)；-扫描链(100、14、104)，包括具有数据输入(D)和数据输出(Q)的扫描单元(21)，数据输入(D)与第一功能电路(102)的功能输出相连；-透明性复用器(26)，具有第一和第二复用输入以及输出，第一和第二复用输入分别与第一功能电路(102)的功能输出以及数据输出(Q)相连，所述输出与第二功能电路(120)的功能输入相连；-延迟电路(24、28)，在数据输出和功能输入之间与透明性复用器(26)串联。
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