[发明专利]针对每一端口具有时钟的伪双端口存储器有效
| 申请号： | 200680050876.0 | 申请日： | 2006-11-17 |
| 公开（公告）号： | CN101356585A | 公开（公告）日： | 2009-01-28 |
| 发明（设计）人： | 郑昌镐 | 申请（专利权）人： | 高通股份有限公司 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/22 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 | 代理人： | 刘国伟 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 本发明揭示一种伪双端口存储器(1)，其具有第一端口、第二端口及六晶体管存储器单元阵列(19)。在所述第一端口上接收到第一时钟信号(ACLK)的上升缘时起始第一存储器存取。响应于所述第二端口上接收到第二时钟信号(BCLK)的上升缘而起始第二存储器存取。如果所述第二时钟信号的所述上升缘在第一时间周期中发生，那么紧接在完成所述第一存储器存取之后以伪双端口的方式起始所述第二存储器存取。如果所述第二时钟信号的所述上升缘稍后在第二时间周期中发生，那么将所述第二存储器存取延迟到所述第一时钟信号的第二上升缘之后。所述第一及第二存储器存取的持续时间并不依赖于所述时钟信号的负载循环。 | ||
| 搜索关键词： | 针对 每一 端口 具有 时钟 存储器 | ||
【主权项】：
1、一种伪双端口存储器，其包含：存储器单元阵列，其中所述阵列中的每一存储器单元是六晶体管存储器单元；第一端口，其包含第一多个地址输入引线及一时钟输入引线，其中所述第一端口的所述时钟输入引线上的第一时钟输入信号的第一低到高转换致使所述第一多个地址输入引线上的地址被锁存到所述伪双端口存储器中且起始所述存储器单元阵列的第一存储器存取；及第二端口，其包含第二多个地址输入引线及一时钟输入引线，其中：在第一情形下：所述第二端口的所述时钟输入引线上的第二时钟输入信号在第一时间周期期间的低到高转换将致使所述第二多个地址输入引线上的地址被锁存到所述伪双端口存储器中，且将致使在完成所述第一存储器存取之后及在所述第一时钟输入信号的第二低到高转换之前起始所述存储器单元阵列的第二存储器存取，及在第二情形下：所述第二端口的所述时钟输入引线上的所述第二时钟输入信号在第二时间周期期间的低到高转换将致使所述存储器单元阵列的所述第二存储器存取被延迟到所述第一时钟输入信号的所述第二低到高转换之后，其中所述第一时间周期的结束与所述第二时间周期的开始一致。
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