[发明专利]采用半速时钟的全速率伪随机序列生成器无效
| 申请号： | 200710035329.1 | 申请日： | 2007-07-10 |
| 公开（公告）号： | CN101087129A | 公开（公告）日： | 2007-12-12 |
| 发明（设计）人： | 李少青;欧阳干;张民选;陈吉华;赵振宇;陈怒兴;马剑武;徐炜遐;吴宏;邹金安;何小威;刘征;王建军;高绍全;郑东裕 | 申请（专利权）人： | 中国人民解放军国防科学技术大学 |
| 主分类号： | H03K3/84 | 分类号： | H03K3/84 |
| 代理公司： | 湖南兆弘专利事务所 | 代理人： | 赵洪 |
| 地址： | 410073湖南省长沙市砚瓦池正街47号*** | 国省代码： | 湖南;43 |
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| 摘要： | 本发明公开了一种采用半速时钟的全速率伪随机序列生成器，它包括：低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成；多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，其由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；输出信号调节单元，由4个反相器构成，将输出信号调整后输出OUT。本发明结构简单，能在输入控制时钟不变的条件下，产生比传统伪随机序列生成器高一倍的数据速率。 | ||
| 搜索关键词： | 采用 时钟 速率 随机 序列 生成器 | ||
【主权项】：
1、一种采用半速时钟的全速率伪随机序列生成器，其特征在于它包括：低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄存器级联而成，在统一输入控制时钟CLK和置位信号set控制下，产生两路数据频率与输入时钟频率一致、相位相同但数据序列集不同的串行伪随机数据，标示为序列1和序列2；多路选择开关单元，由一组采用CLK产生的互补时钟信号控制的2选1选通开关构成，该选通开关由两个传输门组成，第一组传输门的Pmos管和第二组传输门的Nmos管使用同一个控制输入CLK，第一组传输门的Nmos管和第二组传输门的Pmos管使用同一个控制输入CLKN；输出信号调节单元，由4个反相器构成，用来将输出信号调整后输出OUT。
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