[发明专利]一种乘累加装置

摘要

本发明涉及一种用于解决现代数字信号处理器中多种乘累加模式的乘累加装置。本发明提出的乘累加装置包括操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，所述预译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元按顺序依次连接。本发明结构安排合理，更好更快的实现了乘累加/减功能；对BOOTH编码算法进行改进，最大限度的保证系统的精度，满足了处理器位宽的限制；部分积相加采用分裂式Wallace树型加法结构，减小了Wallace树型结构的时延，有利于流水MAC的时延均衡；将舍入操作前置于累加单元完成，减少整个MAC的时延。

主权项

1.一种乘累加装置，包括：操作数译码单元、部分积产生单元、Wallace树型加法单元、累加单元和最终结果单元，其特征在于：所述操作数译码单元包括：输入数据和信号的输入信息模块，根据信号输出多位数及其符号类型到其他单元各模块的操作数译码逻辑模块；所述部分积产生单元包括：将操作数译码逻辑模块输出的部分多位数进行分裂并输出的操作数分裂逻辑模块，将操作数译码逻辑模块和操作数分裂逻辑模块输出的数据进行符号扩展并输出到部分积产生逻辑模块的符号扩展逻辑模块，根据符号扩展逻辑模块和操作数译码逻辑模块输出的数据产生部分积结果并输出到Wallace树型加法单元和累加单元的部分积产生逻辑模块，其中符号扩展逻辑模块和部分积产生逻辑模块各设置两个，根据操作数分裂逻辑模块产生的数据相互对应；所述Wallace树型加法单元包括两个将部分积产生逻辑模块和操作数译码逻辑模块输出的数据进行部分积累加的Wallace树型加法逻辑模块，并分别与部分积产生单元的分裂相对应；所述累加单元包括：将最终结果单元和操作数译码单元输出的数据进行选择并输送到累加逻辑模块的MUX子逻辑模块，接受Wallace树型加法单元、操作数译码单元和MUX子逻辑模块输出的数据，并产生多位累加结果数据的累加逻辑模块；所述最终结果单元包括接受累加单元输出的数据，并产生最终运算结果。