[发明专利]小型可扩充式多处理器系统之同步时序架构

摘要

一种多处理器系统及其时序架构，供以同步化多处理器系统中，复数个独立对称多处理(Symmetric Multi－Processing，SMP)领域的系统时序。每一对称多处理领域经由一内连接板与二或多个相同连接器而彼此连接。时序架构包含位于每一对称多处理领域之一时序源(clock source)、一选择锁相回路(SelectPhase－Locked Loop，SPLL)及一时序缓冲器(clock buffer)，以提供一专用基础时序。在同一对称多处理领域上一本身时序路径(self－clock path)传送基础时序由时序源至SPLL，另一方面一或多个基础时序经由一分布时序路径(distribution－clockpath)传送至另一SPLL。分布时序路径及本身时序路径具有相等长度，使基础时序通过二连接器或通过相同连接器两次，以实现相似电气特性并平衡偏斜(skew)或传递延迟(propagation delay)。

主权项

1.一种多处理器系统之时序架构，该多处理器系统具有至少二个独立的对称多处理领域及一内连接板，用以连接任意二个该对称多处理领域，其特征在于该时序架构包含：位于每一对称多处理领域上之一时序源，产生一基础时序并且传送至每一该对称多处理领域；位于每一该对称多处理领域上之一选择锁相回路，由至少一该对称多处理领域接收至少一基础时序，并且根据一选择信号选择一基础时序而产生一复数倍快速时序；位于每一该对称多处理领域上之一时序缓冲器，提供该复数倍快速时序的重制副本给位于相同该对称多处理领域的复数个处理器；以及在相同的该对称多处理领域上之一本身时序路径，将该基础时序传送至该选择锁相回路；其中，至少一个该基础时序系经由一分布时序路径被传送至在位于其它该对称多处理领域上之其它该选择锁相回路，该分布时序路径与该本身时序路径具有相等的长度。