[发明专利]以低介电常数为绝缘埋层的绝缘层上半导体结构及其方法

摘要

本发明提供一种以低介电常数材料为绝缘埋层的绝缘层上半导体结构及其制备方法，属于微电子学半导体材料及其制备工艺。本发明的特征在于此结构由三层构成：顶层半导体层、中间为相对介电常数小于4.2的绝缘埋层和下层硅衬底。其制备特征在于利用化学气相沉积或溶胶凝胶法等方法在硅片上制备低介电常数薄膜，然后与含半导体层的硅片键合，采用智能剥离技术或背面减薄技术实现顶层半导体层的转移。采用低介电常数材料代替已有的绝缘层上硅(SOI)中的SiO₂埋层，使得绝缘埋层的电容减小，进而增大了高频下埋层的等效阻抗(1/2πfC)，因此，已有的SOI衬底材料相比，能够降低高频下通过衬底的信号串扰，更加适合低噪声SOI电路的需要。

主权项

1.一种以低介电常数为绝缘埋层的绝缘层上半导体结构，其特征在于所述的绝缘层上半导体结构由三层组成：顶层是半导体薄膜，中间是相对介电常数小于4.2的低介电常数绝缘埋层，底层是硅衬底。